JP2007309733A - 半導体集積回路および半導体集積回路の検査方法 - Google Patents

Abstract

【課題】複数の半導体集積回路を搭載した実装基板において半導体集積回路の接続状態の検査を行う場合、バウンダリスキャンなどの検査方法では前段・後段の半導体集積回路を介して実施する必要があり、設定が複雑なためコストが増大する問題がある。
【解決手段】内部回路７が出力する基準信号Ｓ１を出力バッファ９を介して外部に出力する出力端子５における外部側の信号と出力バッファ９の入力側の信号との不一致を検出する不一致検出回路（排他的論理和回路）１２と、不一致検出回路１２による不一致検出信号Ｓ３を保持する不一致検出信号保持回路（レジスタ）１４とを含んで構成された外部故障検出回路１１を備える。実装基板上で半導体集積回路を実動作モードで動作させ、出力端子の状態を外部故障検出回路１１で検査し、不一致検出信号保持回路１４の値を読み出し判断すれば、前段・後段の半導体集積回路の介在を必要とすることなく、容易に検査可能となる。
【選択図】図１

Description

本発明は半導体集積回路にかかわり、基板上に実装された半導体集積回路の出力端子または入力端子における電源・ＧＮＤ、隣接端子間のショート等の不具合の検出の技術に関する。

近年、車載カメラ・携帯カメラ・デジタルスチルカメラ等の機器の小型化・システムの高機能化に伴い、半導体基板への半導体搭載数の増加・高密度化が進んでいる。また、半導体集積回路自体も１チップ化に伴って端子数が増加しているのが現状である。また、パッケージ形状も小型化され、チップサイズパッケージ（ＣＳＰ）のように端子が裏面に存在し、実装後はモニターが困難なパッケージも多く使用されるようになっている。その結果、実装基板上の実装不良による故障の発見は非常に困難となっている。

従来より、実装基板の検査の容易化を目指したＩＥＥＥ１１４９．１標準のバウンダリスキャンが知られている。

また、特許文献１に開示の半導体集積回路は、前段の半導体集積回路を経由して特定パターン信号を入力し、半導体集積回路内部にて入力信号の一部から比較検出信号を生成し、特定パターン信号と比較検出信号との比較を実施して基板上での配線不具合の確認を可能としている。
特開平５−１８８１１７号公報（第３−４頁、第１図）

しかし、チェックに必ず前段・後段の半導体集積回路を必要とすることから、各々の半導体集積回路の設定が非常に複雑となり、チェックするまでに時間がかかる。また、広く普及していないのが現状である。また、基板上において判定が必要な入力信号が全て“Ｌ”レベルに固定されていた場合には、検査がパスしてしまうという問題がある。

本発明は上記の問題点を解決するためになされたもので、実装基板に複数搭載された半導体集積回路のそれぞれにおいて、自身のみで入力・出力端子の基板上の電源・ＧＮＤ、隣接端子間のショート等の不具合を容易に検出できるようにすることを目的としている。

（１）本発明による半導体集積回路は、内部回路が出力する信号を出力バッファを介して外部に出力する出力端子における外部側の信号と前記出力バッファの入力側の信号との不一致を検出する不一致検出回路と、前記不一致検出回路による不一致検出信号を保持する不一致検出信号保持回路とを含んで構成された外部故障検出回路を備えたものである。なお、前記不一致検出回路は排他的論理和回路で構成することができ、前記不一致検出信号保持回路はレジスタで構成することができる。これは、出力端子における基板上の電源・ＧＮＤ、隣接端子間のショート等の不具合を検出するものである。これに対応する半導体集積回路の検査方法は、実装基板上の半導体集積回路における内部回路を実動作モードで動作させ、前記外部故障検出回路における前記不一致検出信号保持回路が保持している前記不一致検出信号の値を読み出すことにより、前記実装基板上の出力端子の状態を判断するものである。

この構成において、内部回路が動作して出力した信号が出力バッファの入力側から不一致検出回路に入力されるとともに、出力バッファの出力側に接続された出力端子に現れている信号が不一致検出回路に入力され、これら両信号が外部故障検出回路における不一致検出回路で比較され、不一致か否かを判定される。不一致が検出されたときは、不一致検出回路から不一致検出信号が出力され、不一致検出信号保持回路において不一致検出信号が保持される。出力端子において基板上の電源・ＧＮＤ、隣接端子間のショート等の不具合が生じていない正常時には、両信号は一致するので、不一致検出回路による不一致検出信号はインアクティブのままであるが、ショート等が生じている異常時には、出力バッファの入力側信号の遷移が出力バッファの出力側に正しく伝播せず、両信号が不一致となるので、不一致検出回路による不一致検出信号はアクティブとなる。このようにして、出力端子における異常の有無の検出を、内蔵の外部故障検出回路において自己検査することができる。そして、当該の半導体集積回路の前後に搭載されている半導体集積回路を介在させる必要がなく、容易に異常判定を実現することができる。

上記の構成において、さらに、テストデータを格納するテストデータ格納手段と、前記内部回路が出力する信号と前記テストデータ格納手段からの前記テストデータとを選択して前記出力バッファに出力する選択手段とを備えているという態様がある。なお、前記テストデータ格納手段はレジスタで構成することができ、前記選択手段はセレクタとこのセレクタを切り替えるレジスタで構成することができる。これに対応する半導体集積回路の検査方法は、実装基板上の半導体集積回路において、前記テストデータ格納手段からのテストデータを選択入力し、前記外部故障検出回路における前記不一致検出信号保持回路が保持している前記不一致検出信号の値を読み出すことにより、前記実装基板上の出力端子の状態を判断するものである。

このように構成しておけば、内部回路からの出力信号とは論理を異にするテストデータをテストデータ格納手段に格納しておき、そのテストデータを選択手段によって選択して、外部故障検出回路で判定することが可能となる。また、ひいては、複数の出力端子についての異常判定においても、テストデータの設定により、きめの細かい対応を容易にとりやすくなる。

より具体的には、複数の端子に適用した場合に複数の実動作モードがある場合には、チェック対象の出力端子が一度に動作しない状況が起こり得る。このような場合に動作モードを選択しながら必要回数テストするのでは多大な時間がかかる。そこで、上記の構成を端子ごとに設置すれば、同時に複数の出力端子の基準データを動作モードによらずに一度に設定し、一度で判別することが可能となる。また、隣接端子が同様の信号を出力している場合には、端子間でショートしていてもショート検出ができない。そこで、隣接する端子のテストデータを“１”，“０”逆相とすれば、容易に判別可能となる。

また、本発明による半導体集積回路は、テストデータを格納するテストデータ格納手段と、入力端子と内部回路との間に挿入された入力バッファの出力側の信号と前記テストデータ格納手段からの前記テストデータとの不一致検出を検出する不一致検出回路と、前記不一致検出回路による不一致検出信号を保持する不一致検出信号保持回路と、前記テストデータ格納手段からの前記テストデータを前記入力バッファの入力側に伝達するスイッチ手段とを備えたものである。なお、前記テストデータ格納手段はレジスタで構成することができ、前記不一致検出回路は排他的論理和回路で構成することができ、前記スイッチ手段はトライステートバッファとこのトライステートバッファを導通制御するレジスタで構成することができる。これは、入力端子における基板上の電源・ＧＮＤ、隣接端子間のショート等の不具合を検出するものである。これに対応する半導体集積回路の検査方法は、実装基板上の半導体集積回路において、前記テストデータ格納手段からのテストデータを選択入力し、前記外部故障検出回路における前記不一致検出信号保持回路が保持している前記不一致検出信号の値を読み出すことにより、前記実装基板上の入力端子の状態を判断するものである。

この構成において、テストデータ格納手段からのテストデータを不一致検出回路に入力するとともに、スイッチ手段を介してテストデータを入力バッファの入力側（入力バッファと入力端子との接続ライン）に伝播させ、さらに入力バッファから不一致検出回路に入力させる。このようにテストデータ格納手段からの直接のテストデータと入力端子を通したテストデータとが外部故障検出回路における不一致検出回路で比較され、不一致か否かを判定される。不一致が検出されたときは、不一致検出回路から不一致検出信号が出力され、不一致検出信号保持回路において不一致検出信号が保持される。入力端子において基板上の電源・ＧＮＤ、隣接端子間のショート等の不具合が生じていない正常時には、両テストデータは一致するので、不一致検出回路による不一致検出信号はインアクティブのままであるが、ショート等が生じている異常時には、テストデータの遷移が入力バッファの出力側に正しく伝播せず、両テストデータが不一致となるので、不一致検出回路による不一致検出信号はアクティブとなる。このようにして、入力端子における異常の有無の検出を、内蔵の外部故障検出回路において自己検査することができる。そして、当該の半導体集積回路の前後に搭載されている半導体集積回路を介在させる必要がなく、容易に異常判定を実現することができる。

上記のいずれかの半導体集積回路において、さらに、前記不一致検出回路と前記不一致検出信号保持回路との間に、前記不一致検出回路による不一致検出信号の不正規パルスを除去するための不正規パルス除去手段を備えているという態様がある。このように構成すれば、不一致検出回路に入力される両信号または両テストデータにタイムラグがあって、不一致検出信号にごく短時間の不正規パルスが生じても、これを不正規パルス除去手段によって除去し、正しい波形の不一致検出信号を不一致検出信号保持回路に伝えることができる。したがって、電源・ＧＮＤ、隣接端子間のショート等の不具合の検出において誤検出を防止することができる。

また、本発明による半導体集積回路は、出力端子の電位をモニターするモニター手段と、前記モニター手段で得られた前記出力端子における外部側のパルスの有無を検出するパルス検出手段と、パルス検出手段によるパルス検出信号を保持するパルス検出信号保持手段とを含んで構成された外部故障検出回路とを備えたものである。なお、前記モニター手段は入力バッファで構成することができ、前記パルス検出手段は前記入力バッファの出力信号と前記出力信号をフリップフロップに通しかつ反転させた信号とを入力に持つＡＮＤ回路で構成することができ、前記パルス検出信号保持手段はレジスタで構成することができる。これに対応する半導体集積回路の検査方法は、実装基板上の半導体集積回路における内部回路を実動作モードで動作させ、前記外部故障検出回路における前記パルス検出信号保持手段が保持している前記パルス検出手段の値を読み出すことにより、前記実装基板上の出力端子の状態を判断するものである。

この構成において、出力端子に対して外部からパルスが印加されていると、これをモニター手段でとらえ、パルス検出手段で検出し、パルス検出信号保持手段で保持する。このようにして、出力端子に対する外部パルスの有無の検出を、内蔵の外部故障検出回路において自己検査することができる。そして、当該の半導体集積回路の前後に搭載されている半導体集積回路を介在させる必要がなく、容易に異常判定を実現することができる。

本発明によれば、実装基板に搭載した半導体集積回路の出力端子、入力端子の基板上の電源・ＧＮＤ、隣接端子間のショート等の不具合の検出を、前後に搭載された半導体集積回路の介在を必要とすることなく容易に実現することができる。

以下、本発明にかかわる半導体集積回路および半導体集積回路の検査方法の実施の形態について図面に基づいて詳細に説明する。以下の実施の形態では、半導体集積回路に存在する出力端子、または入力端子１本について例を挙げて説明する。それぞれ２端子以上にも適用可能である。なお、図中同一符号は同一または相当する要素を指す。

（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路の構成を示すブロック回路図である。

図１において、Ａは半導体集積回路、１はクロックＣＫの入力端子、２はリセット信号ＲＳＴの入力端子、３はシリアルＩ／Ｆ用のシリアル信号ＳＳの入力端子、４はｋ本の入力端子群、５は検査対象の出力端子、６はｍ本の出力端子群、７は内部回路、８はシリアルＩＦのレジスタリード・ライト回路、９は内部回路７の出力端子と半導体集積回路Ａの出力端子５との間に挿入された出力バッファ、１０は出力バッファ９と出力端子５との接続ラインから分岐された入力バッファ、１１は外部故障検出回路、１２はＥＸＯＲ回路を用いた不一致検出回路、１３は不一致検出回路１２による不一致検出信号Ｓ３に現れる不正規パルスを除去するための不正規パルス除去手段としてのフリップフロップ、１４は不一致検出回路１２による不一致検出信号Ｓ３を保持するためのレジスタである。

半導体集積回路Ａは、実動作回路としての内部回路７と、内部回路７のレジスタをリード・ライトするレジスタリード・ライト回路８を備えている。内部回路７は、入力端子群４とクロックＣＫとリセット信号ＲＳＴを入力にもち、出力端子群６と、出力バッファ９を通した検査対象の出力端子５を出力をもっている。レジスタリード・ライト回路８は、クロックＣＫとリセット信号ＲＳＴを入力にもち、シリアル信号ＳＳの情報を基に内部回路７のレジスタ値のリード・ライトを行うように構成されている。なお、入力端子群４、出力端子群６、クロックＣＫ、リセット信号ＲＳＴのＩ／Ｏバッファについては、図示を省略している。

外部故障検出回路１１は、不一致検出回路１２、フリップフロップ１３およびレジスタ１４から構成されている。不一致検出回路１２は、内部回路７から出力され出力バッファ９の入力側に印加される基準の信号Ｓ１と、この信号Ｓ１を出力バッファ９および入力バッファ１０に通した結果の参照信号Ｓ２とを比較し、不一致の場合に不一致検出信号Ｓ３を“１”にして出力する。入力バッファ１０は駆動能力をアップする。フリップフロップ１３は、不一致検出回路１２から出力される不一致検出信号Ｓ３についてその微小期間の不正規パルスを除去するものである。レジスタ１４は、フリップフロップ１３からの出力信号Ｓ４が“１”の場合に“１”レベルにセットされ、リセット信号ＲＳＴが入力されるまで“１”を保持する。フリップフロップ１３もリセット信号ＲＳＴで“０”に初期化される。レジスタリード・ライト回路８は、シリアル信号ＳＳの指示に従って、外部故障検出回路１１におけるレジスタ１４が保持している値Ｓ５を読み込んで、出力端子５における異常の有無を判定するようになっている。

次に、上記のように構成された本実施の形態の半導体集積回路Ａの動作を説明する。

まず、正常時の動作を図２の波形図を用いて説明する。

図２において、Ｓ１は実動作において内部回路７で生成される信号、Ｓ２は出力端子５の状態をモニターする信号、Ｓ３は不一致検出回路１２による不一致検出信号、Ｓ４はフリップフロップ１３による不正規パルス除去信号、Ｓ５はレジスタ１４に保持された値、Ｐ１はレジスタリードポイントである。

初期のリセット時に、リセット信号ＲＳＴの立ち下がりによって、フリップフロップ１３およびレジスタ１４が“０”にリセットされる。

実動作において、内部回路７から出力されて出力バッファ９の入力側に印加される基準となる信号Ｓ１の波形と、この基準信号Ｓ１が出力バッファ９および入力バッファ１０を通した被検査信号である出力端子５での参照信号Ｓ２の波形が不一致検出回路１２で比較される。正常時には、基準信号Ｓ１が立ち上がると、若干の遅延ののち、参照信号Ｓ２も立ち上がる。基準信号Ｓ１が立ち下がると、若干の遅延ののち、参照信号Ｓ２も立ち下がる。不一致検出回路１２による比較結果は、不一致検出信号Ｓ３の波形で示される。不一致検出回路１２における入力２信号Ｓ１，Ｓ２間に若干の遅延差があることから、不一致検出信号Ｓ３に不正規パルスがでている。しかし、この不正規パルスはクロックＣＫの周期に比べて時間幅の短いものであり、不正規パルス以外は不一致検出信号Ｓ３は“０”を保っているので、フリップフロップ１３の状態を反転させることはなく、フリップフロップ１３による不正規パルス除去信号Ｓ４はリセット時の“０”のままである。つまり、不正規パルスはフリップフロップ１３で除去される。フリップフロップ１３による不正規パルス除去信号Ｓ４が“０”レベルであるので、レジスタ１４はセットされず、その値Ｓ５はリセット時の“０”のままとなっている。レジスタリードポイントＰ１でも、レジスタ１４の値Ｓ５は“０”であり、これがシリアル信号ＳＳの指示に従ってレジスタリード・ライト回路８によって読み込まれる。

次に、異常時（ショート時）の動作を図３の波形図を用いて説明する。ここでは、出力端子５がＧＮＤにショートしている場合を想定する。したがって、出力端子５における参照信号Ｓ２の波形は“０”に固定されたものとなっている。

基準信号Ｓ１が立ち上がっても、ＧＮＤへのショットのために参照信号Ｓ２は“０”のままであるので、不一致検出回路１２による不一致検出信号Ｓ３は、“１”に立ち上がる。基準信号Ｓ１が立ち下がると、不一致検出信号Ｓ３も“０”に立ち下がる。このとき、不一致検出信号Ｓ３の“１”の期間は、基準信号Ｓ１の“１”の期間に相当する。この期間は、クロックＣＫの周期に比べて充分な時間幅のものであり、不一致検出信号Ｓ３が“１”のまま１Ｔ遅れでクロックＣＫが立ち上がると、フリップフロップ１３による不正規パルス除去信号Ｓ４が立ち上がる。不一致検出信号Ｓ３の“１”は不正規パルスではないので、フリップフロップ１３の入力側から出力側に伝播されるのである。これにより、レジスタ１４がセットされ、その値Ｓ５が“０”から“１”へ遷移する。このレジスタ１４の“１”への遷移が出力端子５のＧＮＤショートを検出したことに相当する。Ｐ２が不具合検出ポイントとなる。

次のクロックＣＫの立ち上がりで、不一致検出信号Ｓ３の立ち下がりが反映され、フリップフロップ１３による不正規パルス除去信号Ｓ４も立ち下がるが、レジスタ１４の値Ｓ５の“１”は保持される。レジスタ１４は、リセット信号ＲＳＴの入力がない限り、状態が変化しないからである。レジスタリードポイントＰ１でも、レジスタ１４の値Ｓ５＝“１”が保持され、これがレジスタリード・ライト回路８によって読み込まれる。シリアル信号ＳＳの情報を基に内部回路７のレジスタ値のリード・ライトを行うレジスタリード・ライト回路８は、レジスタリードポイントＰ１でレジスタ１４からの“１”の入力を受けて、半導体集積回路Ａの回路異常を検知することになる。

上記のように、ショートの有無によってレジスタリードポイントＰ１におけるレジスタ１４の値が異なる。レジスタリードポイントＰ１にてシリアル信号ＳＳでレジスタリード・ライト回路８によるレジスタ１４のリード値が“０”であればＯＫ判定を行い、リード値が“１”であればＮＧ判定を行う。電源へのショートの場合も、同様に判定することができる。

なお、レジスタ１４のリード方法については、シリアルＩＦのレジスタリード・ライト回路に代えて、マイコン（ＣＰＵ）Ｉ／Ｆで構成した回路でも同様に実現可能である。また、複数の出力端子についても同様の回路構成とすれば、同様にチェック可能である。

本実施の形態によれば、上記に示した構成、検査方法により、実装基板上の前段・後段の半導体集積回路の介在を必要とすることなく、出力端子の基板上での電源・ＧＮＤ・隣接間ショート等の不具合が短時間で容易に検出可能となる。

（実施の形態２）
図４は本発明の実施の形態２における半導体集積回路の構成を示すブロック回路図である。

図４において、２１はテストデータ設定用レジスタ、２２はテストモード設定用レジスタ、２３はセレクタである。テストモード設定用レジスタ２２の値Ｓ６をセレクタ２３にセットすることによって、出力バッファ９の手前において、内部回路７から出力される基準の信号Ｓ１とテストデータ設定用レジスタ２１の値Ｓ７とを選択するようになっている。ここでは、テストモード設定用レジスタ２２の値Ｓ６が“０”の場合は内部回路７からの信号Ｓ１が選択され、“１”の場合はテストデータ設定用レジスタ２１の信号Ｓ７が選択される。テストデータ設定用レジスタ２１がテストデータ格納手段に相当し、テストモード設定用レジスタ２２とセレクタ２３とが選択手段に相当する。

次に、上記のように構成された本実施の形態の半導体集積回路Ａの動作を説明する。

まず、正常時の動作を図５の波形図を用いて説明する。

図５において、Ｐ３はテストモード切替ポイント、Ｐ４はテスト用データ切り替えポイントである。初期のリセット時に、テストデータ設定用レジスタ２１、テストモード設定用レジスタ２２は“０”にリセットされる。リセット解除後、テストモード切替ポイントＰ３において、レジスタリード・ライト回路８によってテストモード設定用レジスタ２２の値Ｓ６を“１”にセットし、セレクタ２３において、テストデータ設定用レジスタ２１の値Ｓ７を選択する。このとき、テストデータ設定用レジスタ２１の値Ｓ７は“０”であり、この“０”を基準信号Ｓ１として出力バッファ９に送出し、出力バッファ９を通った参照信号Ｓ２を外部故障検出回路１１における不一致検出回路１２で比較判定する。

その後、一定時間後にテスト用データ切り替えポイントＰ４にてテストデータ設定用レジスタ２１に“１”をライトする。この“１”を基準信号Ｓ１として出力バッファ９に送出し、出力バッファ９を通った参照信号Ｓ２を外部故障検出回路１１における不一致検出回路１２で比較判定する。

このようにして、出力バッファ９の入力側にテストデータ設定用レジスタ２１の値Ｓ７として“０”と“１”が順次に送出されることになる。その後のステップについては実施の形態１の場合と同様である。出力端子５においてＧＮＤへのショートが生じていないため、外部故障検出回路１１におけるレジスタ１４の値Ｓ５は、リセットされた状態のままの“０”を保つことになる。

次に、異常時（ショート時）の動作を図６の波形図を用いて説明する。ここでは、出力端子５がＧＮＤにショートしている場合を想定する。したがって、出力端子５における参照信号Ｓ２の波形は“０”に固定されたものとなっている。

上記と同様に、テストモード設定用レジスタ２２の値Ｓ６を“１”にセットし、セレクタ２３において、テストデータ設定用レジスタ２１の値Ｓ７を選択する。この値Ｓ７は、テストモード切替ポイントＰ３の直後で“０”であり、テスト用データ切り替えポイントＰ４の直後で“１”である。

値Ｓ７が“０”のときは、出力端子５にＧＮＤへのショートが生じていても、外部故障検出回路１１におけるレジスタ１４の値Ｓ５は初期値の“０”のままである。一方、値Ｓ７が“１”のときは、出力端子５にＧＮＤへのショートが生じておれば、外部故障検出回路１１におけるレジスタ１４の値Ｓ５は“１”に反転する。

図４、図５の説明の通り、ショートの有無によってレジスタリードポイントＰ１におけるレジスタ１４の値Ｓ５が互いに相違する。

上述の実施の形態１の場合には、複数の出力端子に適用して複数の実動作モードがあるとすると、チェック対象の出力端子が一度に動作していない場合が存在する。その場合は、モードをセレクトしながら必要回数テストする必要があるため時間がかかる。これに対して、本実施の形態においては、同時に複数の出力端子の基準データをモードによらずに一度に設定し、一度で判別することが可能となる。

また、隣接端子が同一論理の信号を出力している場合があり、実施の形態１の場合は、端子間でショートした時にはショートが検出できない。これに対して、本実施の形態によれば、隣接する端子のテストデータ用レジスタ２１のデータを“１”，“０”逆相で入力することにより、判別することが可能になる。

（実施の形態３）
図７は本発明の実施の形態３における半導体集積回路の構成を示すブロック回路図である。これは、実施の形態２の技術を入力端子に適用した例である。実施の形態２との相違点を中心に説明する。

図７において、３１は入力端子、３２は入力バッファ、３３はトライステートバッファである。入力端子３１は入力バッファ３２を介して内部回路７に接続されている。テストデータ設定用レジスタ２１の出力端子は不一致検出回路１２とトライステートバッファ３３の入力側に接続されている。トライステートバッファ３３の出力側は、入力端子３１と入力バッファ３２との接続ラインに接続され、モードセレクト用レジスタ２２はトライステートバッファ３３の制御端子に接続されている。さらに、入力バッファ３２の出力側は不一致検出回路１２の他端入力に接続されている。テストモード設定用レジスタ２２とトライステートバッファ３３とがスイッチ手段に相当する。

次に、上記のように構成された本実施の形態の半導体集積回路Ａの動作を説明する。

検査時において、テストモード設定用レジスタ２２を“１”に設定すると、トライステートバッファ３３が導通状態となる。テストデータ設定用レジスタ２１の値Ｓ７は、一方において直接に不一致検出回路１２の一方の入力端子に印加される。他方において、値Ｓ７は、導通状態にあるトライステートバッファ３３を介して入力端子３１と入力バッファ３２の接続点に伝播し、さらに入力バッファ３２を介して不一致検出回路１２の他方の入力端子に印加される。入力端子３１において、ＧＮＤへのショートがなく正常であれば、不一致検出回路１２において両信号は一致し、レジスタ１４の値Ｓ５は“０”のままとなる。一方、入力端子３１において、ＧＮＤへのショートが生じていれば、テストデータ設定用レジスタ２１の値Ｓ７が“０”のときにはレジスタ１４の値Ｓ５は“０”のままであるが、値Ｓ７が“１”のときは、入力バッファ３２を通った値Ｓ８が“０”であるので、不一致検出回路１２で両信号は不一致となり、レジスタ１４の値Ｓ５が“１”に反転する。なお、実装基板上での前段の半導体集積回路の出力端子はハイインピーダンス状態に制御しておくものとする。

本実施の形態によれば、実施の形態２と同様に入力端子においても不具合を検出することが可能となる。

（実施の形態４）
図８は本発明の実施の形態４における半導体集積回路の構成を示すブロック回路図である。これは、実施の形態１，２の外部故障検出回路１１の構成を変更したものの相当する。

図８において、４１はトグル型のフリップフロップ、４２はＡＮＤ回路であり、入力バッファ１０の出力がフリップフロップ４１とＡＮＤ回路４２とに接続され、フリップフロップ４１の出力はＡＮＤ回路４２に反転されて接続されている。さらにＡＮＤ回路４２の出力がトグル型のレジスタ４３のセット入力に接続されている。入力バッファ１０が出力端子５の電位をモニターするモニター手段に相当し、フリップフロップ４１とＡＮＤ回路４２とがモニター手段で得られた出力端子５における外部側のパルスの有無を検出するパルス検出手段に相当し、レジスタ４３がパルス検出手段によるパルス検出信号Ｓ１０を保持するパルス検出信号保持手段に相当している。

次に、上記のように構成された本実施の形態の半導体集積回路Ａの動作を説明する。

ＡＮＤ回路４２に対して、入力バッファ１０の出力信号Ｓ９と、この信号Ｓ９がフリップフロップ４１で１Ｔ遅延され反転された信号とがに入力される。出力端子５においてＧＮＤや電源へのショートがなく正常な場合には、出力端子５にパルスが現れたときは、そのパルスの立ち上がりがＡＮＤ回路４２で検出され、パルス検出信号Ｓ１０が“１”となり、レジスタ４３が“１”にセットされる。つまり、問題がない場合はトグル型のレジスタ４３には“１”が書き込まれる。一方、実装基板上で出力端子５がＧＮＤや電源へのショートを起こしているときには、ＡＮＤ回路４２によるパルス検出信号Ｓ１０が“０”となり、トグル型のレジスタ４３は“０”にセットされる。このように、ショートのある場合とない場合とで、レジスタ４３のセット値が異なるため、不具合の判別が可能となる。ただし、実施の形態１，２の場合とは逆に、レジスタリード・ライト回路８でレジスタ４３の値をリードした場合に、“１”であればＯＫと判定し、“０”であればＮＧと判定する。

なお、出力端子５において、“Ｈ”，“Ｌ”の出力動作をしている隣接間同士の場合に例外とする。

本発明の半導体集積回路は、実装基板に複数搭載された場合に、入力・出力端子の電源ショート、ＧＮＤショート、隣接端子間ショート等の不具合の検出を、前段・後段の半導体集積回路の介在を必要とすることなく容易に実現する技術として有用である。

本発明の実施の形態１における半導体集積回路の構成を示すブロック回路図 本発明の実施の形態１における半導体集積回路の問題なし時の動作波形図 本発明の実施の形態１における半導体集積回路のショート時の動作波形図 本発明の実施の形態２における半導体集積回路の構成を示すブロック回路図 本発明の実施の形態２における半導体集積回路の問題なし時の動作波形図 本発明の実施の形態２における半導体集積回路のショート時の動作波形図 本発明の実施の形態３における半導体集積回路の構成を示すブロック回路図 本発明の実施の形態４における半導体集積回路の構成を示すブロック回路図

符号の説明

Ａ 半導体集積回路
１ クロック入力端子
２ リセット信号入力端子
３ シリアル信号入力端子
４ 入力端子群
５ 出力端子
６ 出力端子群
７ 内部回路
８ シリアルＩＦのレジスタリード・ライト回路
９ 出力バッファ
１０ 入力バッファ
１１ 外部故障検出回路
１２ 排他的論理和回路
１３ フリップフロップ
１４ レジスタ
２１ テストデータ設定用レジスタ
２２ テストモード設定用レジスタ
２３ セレクタ
３１ 入力端子
３２ 入力バッファ
３３ トライステートバッファ
４１ フリップフロップ
４２ ＡＮＤ回路
４３ レジスタ
ＣＫ クロック
ＲＳＴ リセット信号

Claims (13)

1. 内部回路が出力する信号を出力バッファを介して外部に出力する出力端子における外部側の信号と前記出力バッファの入力側の信号との不一致を検出する不一致検出回路と、前記不一致検出回路による不一致検出信号を保持する不一致検出信号保持回路とを含んで構成された外部故障検出回路を備えた半導体集積回路。
2. 前記不一致検出回路は排他的論理和回路で構成され、前記不一致検出信号保持回路はレジスタで構成されている請求項１に記載の半導体集積回路。
3. さらに、テストデータを格納するテストデータ格納手段と、前記内部回路が出力する信号と前記テストデータ格納手段からの前記テストデータとを選択して前記出力バッファに出力する選択手段とを備えた請求項１または請求項２に記載の半導体集積回路。
4. 前記テストデータ格納手段はレジスタで構成され、前記選択手段はセレクタとこのセレクタを切り替えるレジスタで構成されている請求項３に記載の半導体集積回路。
5. テストデータを格納するテストデータ格納手段と、入力端子と内部回路との間に挿入された入力バッファの出力側の信号と前記テストデータ格納手段からの前記テストデータとの不一致検出を検出する不一致検出回路と、前記不一致検出回路による不一致検出信号を保持する不一致検出信号保持回路と、前記テストデータ格納手段からの前記テストデータを前記入力バッファの入力側に伝達するスイッチ手段とを備えた半導体集積回路。
6. 前記テストデータ格納手段はレジスタで構成され、前記不一致検出回路は排他的論理和回路で構成され、前記スイッチ手段はトライステートバッファとこのトライステートバッファを導通制御するレジスタで構成されている請求項５に記載の半導体集積回路。
7. さらに、前記不一致検出回路と前記不一致検出信号保持回路との間に、前記不一致検出回路による不一致検出信号の不正規パルスを除去するための不正規パルス除去手段を備えた請求項１から請求項６までのいずれかに記載の半導体集積回路。
8. 出力端子の電位をモニターするモニター手段と、前記モニター手段で得られた前記出力端子における外部側のパルスの有無を検出するパルス検出手段と、パルス検出手段によるパルス検出信号を保持するパルス検出信号保持手段とを含んで構成された外部故障検出回路とを備えた半導体集積回路。
9. 前記モニター手段は入力バッファで構成され、前記パルス検出手段は前記入力バッファの出力信号と前記出力信号をフリップフロップに通しかつ反転させた信号とを入力に持つＡＮＤ回路で構成され、前記パルス検出信号保持手段はレジスタで構成されている外部故障検出回路を有する請求項８に記載の半導体集積回路。
10. 請求項１または請求項２に記載の実装基板上の半導体集積回路における内部回路を実動作モードで動作させ、前記外部故障検出回路における前記不一致検出信号保持回路が保持している前記不一致検出信号の値を読み出すことにより、前記実装基板上の出力端子の状態を判断する半導体集積回路の検査方法。
11. 請求項３または請求項４に記載の実装基板上の半導体集積回路において、前記テストデータ格納手段からのテストデータを選択入力し、前記外部故障検出回路における前記不一致検出信号保持回路が保持している前記不一致検出信号の値を読み出すことにより、前記実装基板上の出力端子の状態を判断する半導体集積回路の検査方法。
12. 請求項５または請求項６に記載の実装基板上の半導体集積回路において、前記テストデータ格納手段からのテストデータを選択入力し、前記外部故障検出回路における前記不一致検出信号保持回路が保持している前記不一致検出信号の値を読み出すことにより、前記実装基板上の入力端子の状態を判断する半導体集積回路の検査方法。
13. 請求項８または請求項９に記載の実装基板上の半導体集積回路における内部回路を実動作モードで動作させ、前記外部故障検出回路における前記パルス検出信号保持手段が保持している前記パルス検出手段の値を読み出すことにより、前記実装基板上の出力端子の状態を判断する半導体集積回路の検査方法。

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