JPH03263914A - 信号整形回路 - Google Patents

信号整形回路

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JPH03263914A
JPH03263914A JP2063262A JP6326290A JPH03263914A JP H03263914 A JPH03263914 A JP H03263914A JP 2063262 A JP2063262 A JP 2063262A JP 6326290 A JP6326290 A JP 6326290A JP H03263914 A JPH03263914 A JP H03263914A
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JP
Japan
Prior art keywords
flip
flop
noise
output
input
Prior art date
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Pending
Application number
JP2063262A
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English (en)
Inventor
Kiyoshi Taniguchi
清 谷口
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概 要〕 入力信号に含まれるスパイク状のノイズを除去した出力
信号を形成する信号整形回路に関し、簡単な回路構成で
入力の論理レベル固定時に重畳するノイズを充分に除去
することが可能な信号整形回路を提供することを目的と
し、 入力信号受信用の第一のフリップフロップと、出力信号
送信用の第二のフリップフロップと、前記入力信号と前
記第一のフリップフロップの出力とが入力され、第二の
フリップフロップの出力信号に応じて、OR論理または
AND論理を演算するようムこ切替制御され、演算結果
を該第二のフリップフロップに入力するゲート手段とか
ら構成される。
〔産業上の利用分野〕
本発明は、入力信号に含まれるスパイク状のノイズを除
去した出力信号を形成する信号整形回路に関する。
スイッチやリレー等の機械接点の開閉により二次電源等
をオンオフして作成した電気信号を入力して電子回路を
制御する場合においては、電気信号にはチャツタリング
や電源ノイズ等によりヒゲ状のスパイクノイズが重畳す
るので、そのまま電子回路に入力すると誤動作の原因と
なる。こみスパイクノイズを除去するため、通常はフリ
ップフロップ回路が用いられるが、信号の立上り・立下
り・“L”または“H”固定時に発生する全てのスパイ
クノイズを除去するには、比較的大規模な整形回路を必
要とする。本発明は上記を簡単な回路構成で実現すもの
である。
〔従来の技術〕
第4図は従来の信号整形回路を示す図である。
図(a)において、1,3はDタイプのフリップフロッ
プ、21はANDゲートである。
入力信号INは、クロックCLKの立上りで動作する第
一のフリップフロップ1に入力されて、その整形出力A
はANDゲート21に供給され、入力信号INとでAN
Dがとられる。そしてANDゲート21の出力を第二の
フリップフロップでクロックCLKにより更に整形して
出力信号OUTを得るものである。
入力信号INには、クロックCLKの周期や入力信号の
オンオフ継続時間にくらべて充分短い継続時間を有する
スパイク状のノイズが、立上り、立下り、レベル固定時
に重畳されているものとする。
次に図(b)によりノイズ除去動作を説明する。
入力信号が“L”レベル継続時に正極性のパルスノイズ
aがたまたまクロックCLKの立上りと同期して重畳さ
れた場合には、第一のフリップフロップ1は状態が反転
して出力Aが立上り、直接印加された入力信号INの“
H”レベルによりイネーブル状態にあるANDゲート2
1を通過して、第二のフリップフロップの入力Bにノイ
ズパルスが現れる。しかし、同一クロック立上りでは第
二のフリップフロップ3は状態変化を生じないので出力
信号にはノイズは現れず、ノイズ除去される。
入力信号立上り時にチャックノイズbが重畳されても、
第一のフリップフロップ1は次のクロック立上り時まで
“L”状態で、ANDゲート21はディスエイプルであ
り、第二のフリップフロップ3にはノイズは入力されな
い。
また入力立下り時のチャックノイズdも、クロックCL
Kの周期に比べて短い継続時間の場合は、第一のフリッ
プフロップにより除去される。
〔発明が解決しようとする課題〕
上記従来の回路において、入力信号の“H”レベル固定
時には、第一のフリップフロップ1の出力は“H”でA
NDゲート21はイネーブルであり、このとき入力信号
に重畳した負極性のノイズCはANDゲート21を通過
し第二のフリップフロップ3に直接入力される。このた
めこのノイズCの発生時点がクツロックCLKの立上り
とたまたま一致すると第二のフリップフロップ3はノイ
ズによって反転し、次のクロック立上りまでの聞出力信
号が“L”となり、入力信号が“H”継続であるのに出
力信号が”L”とういう回路の誤動作が発生する。
このようにフリップフリップの出力Aと入力信号INと
の 論理和をとると、入力信号が“H”固定時のノイズ
を除去しきれない。これを防止するには同様な回路構成
でANDゲートの代わりにORゲートを用いた整形回路
をバラに接続しそれぞれの整形出力を論理演算すれば良
いがフリップフロップを含む回路素子数が2倍以上必要
となり、回路が大規模になるため大型かつ高価になると
いう問題がある。
本発明は上記問題点に鑑み創出されたもので、簡単な回
路構成で入力の論理レベル固定時に重畳するノイズを充
分ムこ除去することが可能な信号整形回路を提供するこ
とを目的とする。
〔課題を解決するための手段〕
第1図は本発明の信号整形回路の原理図である。
上記問題点は第1図に示す如く、 入力信号IN受信用の第一のフリップフロップ1と、 出力信号OUT送信用の第二のフリップフロップ3と、 前記入力信号INと前記第一のフリップフロツプ1の出
力Aとが入力され、第二のフリップフロップ3の出力信
号OUTに応じて、OR論理またはAND論理を演算す
るように切替制御され、演算結果を該第二のフリップフ
ロップ3に入力するゲート手段2と、 からなることを特徴とする本発明の信号整形回路により
解決される。
〔作用〕
入力信号INが“H”レベル継続時に重畳した負極性ノ
イズは、出力信号が“H”レベルのためにOR論理とな
っているゲート手段2に阻止されて、第二のフリップフ
ロップ3には伝わらない。。
また入力信号INが“L”レベル継続時に重畳された正
極性ノイズは、出力信号が“L”レベルのためAND論
理となっているゲート手段2で阻止されて第二のフリッ
プフロップ3には伝わらない。
従って、これらのノイズがたまたまクロックCLKの立
上り時点で発生しても、第二のフリップフロップ3が反
転することはなく、ノイズは出力信号に現れず、フリッ
プフロップの数を増加させることなく、入力信号の立上
り、立下り、“L”■”固定論理時のノイズの全てが除
去される。
〔実施例〕
以下添付図により本発明の詳細な説明する。
第2図は本発明の実施例の構成図、第3図はその動作タ
イムチャートである。
1はDタイプのフリップフロップ回路で、D端子には入
力信号INが入力され、対象となるスパイク状のノイズ
のパルス幅や発生期間に比べて充分長い周期のクロック
CLKがCL端子に供給されている。
2はゲート手段で、ANDゲート21と該ANDゲート
21の入出力線に挿入された三つのE−OR(排他的論
理和)ゲート22.23.24から構成されている。入
力信号INと、第一のフリップフロップ1の出力Aはそ
れぞれE−ORゲート22.23を介してANDゲート
21に入力され、ANDゲート21の出力はE−ORゲ
ート24を介して第二のフリップフロップ3のD端子に
入力されている。3はDタイプの第二のフリップフロッ
プで、クロック端子CLには前記クロックCLKが供給
され、その出力信号OUTは前記3つのE−ORゲート
の一方の入力端子に接続されている。
上記構成になるゲート手段2は以下の機能を有する。
出力信号OUTが“ルベルの時は、E−ORゲート22
,23.24の制御端子には“L”が入力されるので、
E−ORゲートは単なるバッファとして動作し他方の入
力端子へ供給された信号をそのまま通過させるので、ゲ
ート手段2は入力信号INと、第一のフリップフロップ
の出力AのAND論理をとりその出力Bを第二のフリッ
プフロップに供給する。従って入力INまたはAの一方
が“Llのときは、他方のレベルには無関係に第二のフ
リップフロップ3には“L”レベルが入力される。
出力信号OUTが“H”レベルにある時は、E−ORゲ
ート22,23.24はインバータとして動作し、入力
端子に供給された信号を反転して出力する。
このためゲート手段2は、入力信号INと第一のフリッ
プフロップの出力Aそれぞれの否定の論理積の否定、即
ち二つの入力の論理和信号を出力するORゲートとして
機能する。従って入力信号INとフリップフロップ3の
出力Aの何れか一方が“H“レベルにあれば他方に無関
係に、第二のフリップフロップ3には、E−ORゲート
24の出力Bである“H”が入力される。
次に第3図により、上記構成になる実施例の回路のノイ
ズ除去動作を説明する。
5■二次電源等を機械接点等でオンオフして生成された
入力信号INには、立上り、立下り時のチャツタノイズ
b、dや二次電源に重畳されたスパイク状のノイズa、
Cが重畳している。入力が“ビの状態では、出力信号も
“L”レベルである。
この状態で、たまたまクロックCLKの立上りと同期し
た正極性のノイズaによって、第一のフリップフロップ
1が立ち上がったとする。しかしゲート手段2はAND
論理となっているため、このノイズがバッファ22を介
してANDゲート21の−方に入力されても、第一のフ
リップフロップ1が立ち上がって他方の入力が“H”と
なった後でしかゲート出力Bに現われないので、同一ク
ロック立上りで第二のフリップフロップ3は立上ること
はなく、出力OUTからノイズaを除去できる。
入力信号INの立上りの時には、次のクロック立上りで
第一のフリップフロップ1が立上る。この際に入力信号
の立上りの前後に含まれるチャツタノイズbは、第一の
フリップフロップ1の出力が“L”である間は、ゲート
出力Bには現れないので出力信号に影響を与えることは
ない。
そして第一のフリップフロップ1の立上りにより、ゲー
ト出力Bが立ち上がって第二のフリップフロップ3に“
H”レベルが入力される。第2のフリップフロップ3は
次のクロックCLKの立上りで立上って出力OUTは“
H”となり、次段に出力されると共に、三つのE−OR
ゲートをインバータ機能に変える。これによりゲート手
段2は論理和回路となる。
この状態で(出力“H”レベル固定時)、クロックに同
期した負極性の電源ノイズCが重畳して、ゲート手段2
に入力されても、第一のフリップフロップ1の出力Aが
反転するまでは、ゲート出力Bには現れないので第2の
フリップフロップ3は立下ることがなく、このノイズC
も出力信号OUTには影響しない。
入力信号の立下り時は、チャツタノイズdは、次のクロ
ック立上りにより第一のフリップフロップ1の出力Aが
立下るまではゲート出力Bに現れないので、第二のフリ
ップフロップ3を反転させることはなくその出力Bから
チャックノイズdが除去される。そして第一のフリップ
フロップ1が立下り、次のクロックで第二のフリップフ
ロップも立下がって出力信号OUTは“L”レベルとな
り、E−ORゲートをバッファ動作に戻し、ゲート手段
2は論理積回路となる。
このように本発明によると、出力信号により制御される
E−ORゲートを介してANDゲートに入出力すること
により、ゲート手段をAND論理とOR論理とに切替え
て使用するので、フリップフロップの個数を増やすこと
なく、“H#、“L#画論理固定時ともにクロックに同
期して発生するノイズを含む全ノイズを除去することが
ことができ、信号整形回路を小型安価に構成することが
可能となる。
〔発明の効果〕
以上説明した如く、本発明によると、立上り時、立下り
時、信号論理固定時のノイズの全てについて、ノイズ除
去が可能な信号整形回路を、少ないフリップフロップで
実現することが可能となり、装置の小型化、低コスト化
ができるという効果がある。
である。
図において、 1.3−Dタイプのフリップフロップ、2−ゲート手段
、   21−A N Dゲート、22.23 #−,
E −ORゲート、である。
【図面の簡単な説明】
第1図は、本発明の信号整形回路の原理図、第2図は、
本発明の実施例の構成図、 第3図は、本発明の実施例の動作タイムチャート、 第4図は、従来の信号整形回路を示す図、杢完明の信号
整形回路の原理図 第 1t211 (α)フ゛ロ1,77図 従来の信号!形回跡と示す図 第4図

Claims (1)

  1. 【特許請求の範囲】 入力信号(IN)受信用の第一のフリップフロップ(1
    )と、 出力信号(OUT)送信用の第二のフリップフロップ(
    3)と、 前記入力信号(IN)と前記第一のフリップフロップ(
    1)の出力(A)とが入力され、第二のフリップフロッ
    プ(3)の出力信号(OUT)に応じて、OR論理また
    はAND論理を演算するように切替制御され、演算結果
    を該第二のフリップフロップ(3)に入力するゲート手
    段(2)と、 からなることを特徴とする信号整形回路。
JP2063262A 1990-03-14 1990-03-14 信号整形回路 Pending JPH03263914A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2063262A JPH03263914A (ja) 1990-03-14 1990-03-14 信号整形回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2063262A JPH03263914A (ja) 1990-03-14 1990-03-14 信号整形回路

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Publication Number Publication Date
JPH03263914A true JPH03263914A (ja) 1991-11-25

Family

ID=13224193

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Application Number Title Priority Date Filing Date
JP2063262A Pending JPH03263914A (ja) 1990-03-14 1990-03-14 信号整形回路

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JP (1) JPH03263914A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007309733A (ja) * 2006-05-17 2007-11-29 Matsushita Electric Ind Co Ltd 半導体集積回路および半導体集積回路の検査方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007309733A (ja) * 2006-05-17 2007-11-29 Matsushita Electric Ind Co Ltd 半導体集積回路および半導体集積回路の検査方法

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