JPH0375976A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0375976A JPH0375976A JP1213459A JP21345989A JPH0375976A JP H0375976 A JPH0375976 A JP H0375976A JP 1213459 A JP1213459 A JP 1213459A JP 21345989 A JP21345989 A JP 21345989A JP H0375976 A JPH0375976 A JP H0375976A
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- clock signal
- processing section
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- processing part
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- 230000007257 malfunction Effects 0.000 abstract description 8
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
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- 238000000034 method Methods 0.000 description 3
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/02—Reversible analogue/digital converters
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デジタルデータを処理するデジタルデータ処
理部およびアナログデータを処理するアナログ処理部を
同一チップ内に備えた半導体集積回路装置に係り、特に
高精度のアナログ／デジタルコンバータ（以下、Ａ／Ｄ
コンバータと呼ぶ。）を内蔵するワンチップマイクロコ
ンピュータに関する。
理部およびアナログデータを処理するアナログ処理部を
同一チップ内に備えた半導体集積回路装置に係り、特に
高精度のアナログ／デジタルコンバータ（以下、Ａ／Ｄ
コンバータと呼ぶ。）を内蔵するワンチップマイクロコ
ンピュータに関する。
近年、ワンチップマイクロコンピュータには高処理能力
が要求されており、精度の高いＡ／Ｄコンバータを内蔵
する傾向にある。それに伴い、ノイズに強いＡ／Ｄコン
バータの作成が望まれている。
が要求されており、精度の高いＡ／Ｄコンバータを内蔵
する傾向にある。それに伴い、ノイズに強いＡ／Ｄコン
バータの作成が望まれている。
ワンチップマイクロコンピュータには外部入力信号をデ
ジタル信号に変換して処理するために、Ａ／Ｄコンバー
タを搭載したものがある。かかるワンチップマイクロコ
ンピュータではデジタル処理部とアナログ処理部とが同
一チップ内に混在することとなる。
ジタル信号に変換して処理するために、Ａ／Ｄコンバー
タを搭載したものがある。かかるワンチップマイクロコ
ンピュータではデジタル処理部とアナログ処理部とが同
一チップ内に混在することとなる。
このＡ／Ｄコンバータはデジタル処理部と同期して動作
させる必要があるため、当該チップ内に設けられたシス
テムクロック発生源からのシステムクロック信号を使用
する構成となっている。
させる必要があるため、当該チップ内に設けられたシス
テムクロック発生源からのシステムクロック信号を使用
する構成となっている。
一方、ワンチップマイクロコンピュータは益々高集積化
される傾向にあり、内部配線が複雑化しつつある。その
結果、場所によってはクロック信号線と電源線とが近接
する場合が生じてくることが多くなる。
される傾向にあり、内部配線が複雑化しつつある。その
結果、場所によってはクロック信号線と電源線とが近接
する場合が生じてくることが多くなる。
上記のように、クロック信号線と電源線とが近接すると
両配線間が容量結合された状態となり、この容量結合を
介してシステムクロック信号の変化（“Ｈ”レベルと“
Ｌ″レベル間レベル変化）が電源線に影響を与え電源電
圧にノイズが発生ずる問題がある。この電源ノイズはシ
ステムクロック信号に同期しており、かつ、Ａ／Ｄコン
バータの少なくとも正側電源もしくは負側電源のどちら
か一方はこの同じ電流源から電源供給を受けるためＡ／
Ｄコンバータの動作に上記ノイズによる影響が出ること
となる。
両配線間が容量結合された状態となり、この容量結合を
介してシステムクロック信号の変化（“Ｈ”レベルと“
Ｌ″レベル間レベル変化）が電源線に影響を与え電源電
圧にノイズが発生ずる問題がある。この電源ノイズはシ
ステムクロック信号に同期しており、かつ、Ａ／Ｄコン
バータの少なくとも正側電源もしくは負側電源のどちら
か一方はこの同じ電流源から電源供給を受けるためＡ／
Ｄコンバータの動作に上記ノイズによる影響が出ること
となる。
例えば、第４図に示すように、時刻１０においてシステ
ムクロック信号が立ち上がると、電源用配線を介して電
源ラインにノイズが発生する。この時、動作クロック信
号としてシステムクロック信号を使用しているアナログ
処理部は、その動作タイミングがノイズ発生時と重なる
ため誤動作する。このため、その変換特性が悪化すると
いう問題点があった。
ムクロック信号が立ち上がると、電源用配線を介して電
源ラインにノイズが発生する。この時、動作クロック信
号としてシステムクロック信号を使用しているアナログ
処理部は、その動作タイミングがノイズ発生時と重なる
ため誤動作する。このため、その変換特性が悪化すると
いう問題点があった。
そこで、本発明は、システムクロック信号同期に対応す
る電源ノイズによるアナログ処理部の誤動作を防止でき
る半導体集積回路装置を提供することを目的とする 〔課題を解決するための手段〕 上記課題を解決するため、本発明は、同一周期のクロッ
ク信号に基づいて動作するデジタル処理部（２）および
アナログ処理部（３）が同一チツブ内に設けられてなる
半導体集積回路装置において、前記デジタル処理部（２
）に与えられる第１のクロック信号（ＣＫ１）と、前記
アナログ処理部（３）に与えられる第２のクロック信号
（ＣＫ２）との位相を相対的にシフトするクロックシフ
ト回路（５）を含むように構成する。
る電源ノイズによるアナログ処理部の誤動作を防止でき
る半導体集積回路装置を提供することを目的とする 〔課題を解決するための手段〕 上記課題を解決するため、本発明は、同一周期のクロッ
ク信号に基づいて動作するデジタル処理部（２）および
アナログ処理部（３）が同一チツブ内に設けられてなる
半導体集積回路装置において、前記デジタル処理部（２
）に与えられる第１のクロック信号（ＣＫ１）と、前記
アナログ処理部（３）に与えられる第２のクロック信号
（ＣＫ２）との位相を相対的にシフトするクロックシフ
ト回路（５）を含むように構成する。
本発明によれば、クロックシフト回路（５）により、前
記デジタル処理部（２）に与えられる第↑のクロック信
号（ＣＫ１）と、前記アナログ処理部（３）に与えられ
る第２のクロック信号（ＣＫ、１）との位相が相対的に
シフトされる。したがって、クロック信号線と電源線と
の近接による容量結合が存在したとしてもアナログ処理
部（２）の動作に影響を与えない。
記デジタル処理部（２）に与えられる第↑のクロック信
号（ＣＫ１）と、前記アナログ処理部（３）に与えられ
る第２のクロック信号（ＣＫ、１）との位相が相対的に
シフトされる。したがって、クロック信号線と電源線と
の近接による容量結合が存在したとしてもアナログ処理
部（２）の動作に影響を与えない。
次に、第１図乃至第３図を参照して本発明の実施例を詳
細に説明する。
細に説明する。
第王図に本発明に係るワンチップマイクロコンピュータ
の概要構成を示す。
の概要構成を示す。
第１図に示すようにワンチップマイクロコンピュータ１
は、大別して、ＣＰＵ６、タイマ７等のデジタル処理回
路を含むデジタル処理部２と、Ａ／Ｄコンバータ等のア
ナログ処理回路を含むアナログ処理部３とからなる。
は、大別して、ＣＰＵ６、タイマ７等のデジタル処理回
路を含むデジタル処理部２と、Ａ／Ｄコンバータ等のア
ナログ処理回路を含むアナログ処理部３とからなる。
デジタル処理部２とアナログ処理部３とは共に、システ
ムクロック信号発生部４からのシステムクロック信号Ｃ
Ｋｌに基づいて動作するが、システムクロック信号発生
部４とアナログ処理部３との間には遅延回路５が設けら
れている。
ムクロック信号発生部４からのシステムクロック信号Ｃ
Ｋｌに基づいて動作するが、システムクロック信号発生
部４とアナログ処理部３との間には遅延回路５が設けら
れている。
遅延回路５はシステムクロック信号ＣＫ ］を所定時間
だけ遅延させることにより位相差を持たせた第２クロツ
ク信号ＣＫ ２を出力するものである。
だけ遅延させることにより位相差を持たせた第２クロツ
ク信号ＣＫ ２を出力するものである。
第２図に第１図の実施例のタイミングチャートは示す。
時刻１０においてシステムクロック信号が立ち上がると
、電源ラインにノイズが発生する。ここで、遅延回路５
によりシステムクロック信号ＣＫ、の位相を時間τだけ
シフトさせて第２クロツク信号ＣＫ２を生成する。した
がって、アナログ処理部３の動作タイミングは時刻ｔ１
から開始されることとなり、電源ライン上のノイズの発
生周期と第２クロツク信号ＣＫ２とのタイミングがずれ
るのでアナログ処理部３が誤動作することがなくなる。
、電源ラインにノイズが発生する。ここで、遅延回路５
によりシステムクロック信号ＣＫ、の位相を時間τだけ
シフトさせて第２クロツク信号ＣＫ２を生成する。した
がって、アナログ処理部３の動作タイミングは時刻ｔ１
から開始されることとなり、電源ライン上のノイズの発
生周期と第２クロツク信号ＣＫ２とのタイミングがずれ
るのでアナログ処理部３が誤動作することがなくなる。
第３図にアナログ処理部３としてチョッパ形コンパレー
タと呼ばれる逐次比較型Ａ／Ｄコンバタに適用した場合
の具体例を示す。なお、以下においては、説明の簡略化
のため、逐次比較型Ａ／Ｄコンバータのコンパレータ部
の動作についてのみ説明する。
タと呼ばれる逐次比較型Ａ／Ｄコンバタに適用した場合
の具体例を示す。なお、以下においては、説明の簡略化
のため、逐次比較型Ａ／Ｄコンバータのコンパレータ部
の動作についてのみ説明する。
コンパレータ部８は入力電圧■ および基準電圧Ｖ
を制御信号により切換える切換スイッチｅ１ ９と、入力電圧■、および基準電圧■ を比較＋ｎ
ｔｅｌする比較回路１
０と、比較結果を一時的に格納するラッチ回路１１と、
バイアス信号の入力を遅らせることにより比較回路１０
の動作タイミングを遅らせる第１遅延回路１２と、ラッ
チ信号の入力を遅らせることによりラッチ回路１１への
比較結果の取込タイミングを遅らせる第２遅延回路１３
と、を備えて構成されている。
を制御信号により切換える切換スイッチｅ１ ９と、入力電圧■、および基準電圧■ を比較＋ｎ
ｔｅｌする比較回路１
０と、比較結果を一時的に格納するラッチ回路１１と、
バイアス信号の入力を遅らせることにより比較回路１０
の動作タイミングを遅らせる第１遅延回路１２と、ラッ
チ信号の入力を遅らせることによりラッチ回路１１への
比較結果の取込タイミングを遅らせる第２遅延回路１３
と、を備えて構成されている。
比較回路１０は、バイアス信号によりスイッチング動作
を行う２個のＮ−ＭＯＳトランジスタと、２個のカップ
リングコンデンサと、第１インバータＩＶ および第
２インバーター■２の２個のインバータと、を備えて構
成されている。ここで、各２個ずつ備えているのは増幅
を行うためである。
を行う２個のＮ−ＭＯＳトランジスタと、２個のカップ
リングコンデンサと、第１インバータＩＶ および第
２インバーター■２の２個のインバータと、を備えて構
成されている。ここで、各２個ずつ備えているのは増幅
を行うためである。
第１遅延回路１２および第２遅延回路■３は、それぞれ
２個のインバータと、２個のコンデンサとを備えて構成
されている。
２個のインバータと、２個のコンデンサとを備えて構成
されている。
入力電圧■、をサンプリングするときは、パイｎ
アス信号をアクティブにし、第１遅延回路１２により所
定時間遅らせて２個のＮ−ＭＯＳをオンにする。この時
の第１インバーターＶ、の入力電圧■、 はほぼこの第
１インバーターＶ１の論理しｎｖ きい値電圧ｖＴＨに等しくなっており、次式が成り立っ
ている。
定時間遅らせて２個のＮ−ＭＯＳをオンにする。この時
の第１インバーターＶ、の入力電圧■、 はほぼこの第
１インバーターＶ１の論理しｎｖ きい値電圧ｖＴＨに等しくなっており、次式が成り立っ
ている。
ｖ、 ＝ｖ、Ｈ
ｎｖ
この時のａ点における電荷Ｑ を求めると、Ｑ ＝Ｃ
（Ｖ、、−Ｖ、Ｈ） である。
（Ｖ、、−Ｖ、Ｈ） である。
次に、比較時には、スイッチを基準電圧■＋ｅｊ側にし
て、バイアス信号をインアクティブにして２個のＮＭＯ
Ｓをオフにする。この時のａ点における電荷Ｑ、を求め
ると、電荷保存の原則より、Ｑ、＝Ｃ（Ｖ −
Ｖ ） ａ ｒｅｌ Ｘ＝Ｃ（Ｖ
、、−Ｖ、Ｈ） となる。したがって、 ｖ −■ ＝■１１１−■ＴＨ ｒｅｌ ｘ 、’−Ｖ ＝（Ｖ Ｖ ’ ） ＋ Ｖ ＴＲ
ｘ ｒｅｌ ＋ｎ となる。
て、バイアス信号をインアクティブにして２個のＮＭＯ
Ｓをオフにする。この時のａ点における電荷Ｑ、を求め
ると、電荷保存の原則より、Ｑ、＝Ｃ（Ｖ −
Ｖ ） ａ ｒｅｌ Ｘ＝Ｃ（Ｖ
、、−Ｖ、Ｈ） となる。したがって、 ｖ −■ ＝■１１１−■ＴＨ ｒｅｌ ｘ 、’−Ｖ ＝（Ｖ Ｖ ’ ） ＋ Ｖ ＴＲ
ｘ ｒｅｌ ＋ｎ となる。
以上により、比較時にはａ点に入力電圧Ｖ と基準電圧
■ の差が出力され、ラッチ信号入力ｅ１ 時には比較結果かラッチ回路１．１に取り込まれること
となる。
■ の差が出力され、ラッチ信号入力ｅ１ 時には比較結果かラッチ回路１．１に取り込まれること
となる。
逐次比較型Ａ／Ｄコンバータは比較的電源ノイズに弱い
、すなわち、Ｐ Ｓ ＲＲ（ＰｏｗｅｒＳｕｐｐｌｙｒ
ｅｊｅｃｔｉｏｎ ｒａｔｉｏ ）が低い。したがって
、第１遅延回路１２および第２遅延回路１３を設けずに
動作させると、バイアス信号およびラッチ信号はシステ
ムクロック信号ＣＫ、に基づいて発生される制御信号で
あるため、その立ち上がり時または立ち下がり時に発生
する電源ラインのノイズにより、誤動作し変換特性が劣
化することになる。しかしながら、第１遅延回路１２お
よび第２遅延回路１３により逐次比較型Ａ／Ｄコンバー
タの変換タイミングとバイアス信号およびラッチ信号の
立ち上がりタイミングまたは立ち下がりタイミングはず
れることとなり、誤動作を起こすことはない。
、すなわち、Ｐ Ｓ ＲＲ（ＰｏｗｅｒＳｕｐｐｌｙｒ
ｅｊｅｃｔｉｏｎ ｒａｔｉｏ ）が低い。したがって
、第１遅延回路１２および第２遅延回路１３を設けずに
動作させると、バイアス信号およびラッチ信号はシステ
ムクロック信号ＣＫ、に基づいて発生される制御信号で
あるため、その立ち上がり時または立ち下がり時に発生
する電源ラインのノイズにより、誤動作し変換特性が劣
化することになる。しかしながら、第１遅延回路１２お
よび第２遅延回路１３により逐次比較型Ａ／Ｄコンバー
タの変換タイミングとバイアス信号およびラッチ信号の
立ち上がりタイミングまたは立ち下がりタイミングはず
れることとなり、誤動作を起こすことはない。
以上の実施例においては、バイアス信号およびラッチ信
号の遅延をアナログ的に（ＲＣ時定数）発生しているが
システムクロック信号より周期の短いクロック信号が同
一マイクロコンピュータチップ内に存在する場合は、バ
イアス信号およびラッチ信号を当該短周期のクロック信
号でラッチすることによりデジタル的に遅延させること
ができる。
号の遅延をアナログ的に（ＲＣ時定数）発生しているが
システムクロック信号より周期の短いクロック信号が同
一マイクロコンピュータチップ内に存在する場合は、バ
イアス信号およびラッチ信号を当該短周期のクロック信
号でラッチすることによりデジタル的に遅延させること
ができる。
また、遅延回路５をアナログ処理部３の前段（こ設けて
いたが、アナログ処理部３をシステムクロック信号ＣＫ
により動作させ、デジタル処理部の前段に遅延回路
５を設けて第２クロ・ンク信号ＣＫ により動作する
ように構成することも可能である。
いたが、アナログ処理部３をシステムクロック信号ＣＫ
により動作させ、デジタル処理部の前段に遅延回路
５を設けて第２クロ・ンク信号ＣＫ により動作する
ように構成することも可能である。
さらに、アナログ処理部３として、Ａ／Ｄコンバータを
例にしたが、出力段にデジタル／子づ一ログコンバータ
（Ｄ／Ａコンバータ）を備える場合もあり、そのＤ／Ａ
コンバータに対しても、本発明の適用かあることはいう
までもない。
例にしたが、出力段にデジタル／子づ一ログコンバータ
（Ｄ／Ａコンバータ）を備える場合もあり、そのＤ／Ａ
コンバータに対しても、本発明の適用かあることはいう
までもない。
本発明は、以上のように構成したので、同一チップ内に
デジタル処理部およびアナログ処理部が存在する場合で
あっても、デジタル処理用のクロック信号による電源ラ
インのノイズによりアナログ処理部か誤動作を起こすこ
とがないので、例えばＤ／Ａコンバータのような場合に
は変換特性カベ」、１ 劣化することはないという効果を奏する。
デジタル処理部およびアナログ処理部が存在する場合で
あっても、デジタル処理用のクロック信号による電源ラ
インのノイズによりアナログ処理部か誤動作を起こすこ
とがないので、例えばＤ／Ａコンバータのような場合に
は変換特性カベ」、１ 劣化することはないという効果を奏する。
第１図は本発明に係るワンチップマイクロコンピュータ
の概要構成図、 第２図は第１図の実施例のタイミングチャート、第３図
は逐次比較型Ａ／Ｄコンバータのコンパレータ部のブロ
ック図、 第４図は従来例のタイミングチャートである。 １・・・ワンチップマイクロコンピュータ２・・・デジ
タル処理部 ３・・・アナログ処理部 ４・・・システムクロック信号発生部 ５・・・遅延回路 ６・・・ＣＰＵ ７・・・タイマ ８・・・コンパレータ部 ９・・・切換スイッチ １０・・・比較回路 １１・・・ラッチ回路 ２ １２・・・第１遅延回路 工３・・・第２遅延回路 ＣＫ 、・・・システムクロック信号 ＣＫ ２・・・第２クロツク信号 ■Ｖ１・・・第１インバータ Ｉ Ｖ ２・・・第２インバータ
の概要構成図、 第２図は第１図の実施例のタイミングチャート、第３図
は逐次比較型Ａ／Ｄコンバータのコンパレータ部のブロ
ック図、 第４図は従来例のタイミングチャートである。 １・・・ワンチップマイクロコンピュータ２・・・デジ
タル処理部 ３・・・アナログ処理部 ４・・・システムクロック信号発生部 ５・・・遅延回路 ６・・・ＣＰＵ ７・・・タイマ ８・・・コンパレータ部 ９・・・切換スイッチ １０・・・比較回路 １１・・・ラッチ回路 ２ １２・・・第１遅延回路 工３・・・第２遅延回路 ＣＫ 、・・・システムクロック信号 ＣＫ ２・・・第２クロツク信号 ■Ｖ１・・・第１インバータ Ｉ Ｖ ２・・・第２インバータ
Claims (1)
- 【特許請求の範囲】 同一周期のクロック信号に基づいて動作するデジタル
処理部（２）およびアナログ処理部（３）が同一チップ
内に設けられてなる半導体集積回路装置において、 前記デジタル処理部（２）に与えられる第１のクロック
信号（ＣＫ＿１）と前記アナログ処理部（３）に与えら
れる第２のクロック信号（ＣＫ＿２）との位相を相対的
にシフトするクロックシフト回路（５）を含むことを特
徴とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213459A JPH0375976A (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路装置 |
| EP90115516A EP0413287B1 (en) | 1989-08-18 | 1990-08-13 | One-chip semiconductor integrated circuit device |
| DE69031790T DE69031790T2 (de) | 1989-08-18 | 1990-08-13 | Ein-Chip-Halbleitervorrichtung |
| US07/567,495 US5548748A (en) | 1989-08-18 | 1990-08-14 | One-chip semiconductor integrated circuit device having a digital signal processing circuit and an analog signal processing circuit |
| KR1019900012631A KR930005838B1 (ko) | 1989-08-18 | 1990-08-17 | 디지탈 신호처리회로와 아나로그 신호처리 회로를 갖는 원칩 반도체 집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213459A JPH0375976A (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0375976A true JPH0375976A (ja) | 1991-03-29 |
Family
ID=16639563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213459A Pending JPH0375976A (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5548748A (ja) |
| EP (1) | EP0413287B1 (ja) |
| JP (1) | JPH0375976A (ja) |
| KR (1) | KR930005838B1 (ja) |
| DE (1) | DE69031790T2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001053609A (ja) * | 1999-06-04 | 2001-02-23 | Thomson Licensing Sa | Ａｄコンバータのクロック位相を調整可能なシステム |
| JP2001515238A (ja) * | 1997-08-28 | 2001-09-18 | シーメンス アクチエンゲゼルシヤフト | フルカスタムタイミングドメインおよびセミカスタムタイミングドメインに対するインタフェース回路 |
| US7061530B2 (en) * | 2000-06-20 | 2006-06-13 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit |
| US7456763B2 (en) | 2006-01-19 | 2008-11-25 | Panasonic Corporation | Semiconductor device having an A/D conversion circuit |
| WO2013111252A1 (ja) * | 2012-01-24 | 2013-08-01 | 旭化成エレクトロニクス株式会社 | サンプリング回路、ａ／ｄ変換器、ｄ／ａ変換器、ｃｏｄｅｃ |
| JP2013201487A (ja) * | 2012-03-23 | 2013-10-03 | Asahi Kasei Electronics Co Ltd | Ｄ／ａ変換器、ジッタ周波数制御回路 |
| JP2013207559A (ja) * | 2012-03-28 | 2013-10-07 | Asahi Kasei Electronics Co Ltd | サンプリング回路、ａ／ｄ変換器、ｄ／ａ変換器、ｃｏｄｅｃ |
| US8823564B2 (en) | 2012-03-07 | 2014-09-02 | Asahi Kasei Microdevices Corporation | Sampling circuit, A/D converter, D/A converter, and codec |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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