KR100220955B1 - 아날로그 컨버터를 포함하는 딜레이 동기 회로 - Google Patents

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    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Abstract

본 발명은 아날로그 컨버터를 포함하는 딜레이 동기 회로(DLL)에 관한 것으로, DLL 회로에 사용되는 디지털 컨버터를 전류 미러와, 캐패시터를 사용하여 구성하여, 외부 클럭과 내부 클럭을 동기시키기 위해 기억하는 딜레이 시간의 계산을 간단하고 정확하게 처리함과 동시에 레이-아웃을 축소시키는 효과가 있다.

Description

아날로그 컨버터를 포함하는 딜레이 동기 회로
본 발명은 아날로그 컨버터를 포함하는 딜레이 동기 회로(Delay Locked Loop; 이하 DLL라 칭한다)에 관한 것으로, 전류 미러를 사용하여 DLL 부분을 구성해 DLL의 레이-아웃을 축소시키는 아날로그 컨버터를 포함하는 딜레이 동기 회로에 관한 것이다.
일반적으로 DLL 회로는 반도체 칩 등에서 외부 클럭이 입력되어 내부의 어떤 회로들에 동기되어 동작시키려는 회로가 있을 때, 보통 외부 클럭으로 내부 클럭을 생성하여 이 만들어진 내부 클럭과 내부 회로들을 동기시켜서 회로들을 동작시키게 한다.
여기서 외부 클럭으로 내부 클럭을 만든다고 표현했으나 실제로 그것은 외부에서 입력된 어떤 신호를 단순히 버퍼링을 거쳐서 내부로 입력시키는 것에 불과하다고 생각해도 무난하다.
그러나 시스템의 동작 속도가 점차 빨라지고 그런 요구에 따라 클럭의 속도도 점차 빨라져야 하는데 그렇게 되면 상기에서 말한 외부 클럭이 내부 클럭으로 되는 과정에서 버퍼링등에 의한 딜레이 등으로 외부 클럭과 내부 클럭 자체가 동기되지 않는 현상이 발생한다.
DLL 회로는 상기와 같은 문제점을 해결하기 위해 딜레이를 회로적으로 계산해서 내부에서 별도로 외부 클럭과 정확히 동기되는 내부 클럭이 생성되도록 하는 회로이다.
이러한 DLL 회로중 메주얼 컨트롤 DLL(Measure controlled DLL) 방식을 보면 제1도는 메주얼 컨트롤 DLL 회로의 블록도로, 외부에서 입력되는 외부 클럭을 입력받는 버퍼(1)와; 외부 클럭와 내부 클럭의 동기를 확립하기 위해 딜레이를 계산하는 DLL부(2)와; 상기 DLL부(2)로 입력되는 일 신호를 소정의 시간 동안 딜레이시켜 입력하는 딜레이 모니터부(3); 및 상기 DLL부(2)에서 출력된 클럭을 수신하여 최종적인 동기 확립 후 내부 클럭으로 출력하는 내부 클럭 출력부(4)를 포함하여 구성된다.
상기 DLL부(2)는 상기 버퍼(1)에서 출력된 디지털 신호를 시간적으로 딜레이를 계산하여 출력하는 제1디지탈 to 타임 컨버터(21)와; 상기 버퍼(1)에서 출력된 신호와, 상기 딜레이 모니터부(3)에서 출력된 신호를 입력받은 딜레이를 시간적으로 계산하여 상기 제1디지탈 to 타임 컨버터(21)의 출력을 제어하는 제2디지탈 to 타임 컨버터(22)로 이루어진다.
그리고 상기 각 부에서 딜레이되는 시간을 제2도의 타이밍도 설명과 비교하기 위해 표기해 두었다.
상기와 같이 구성된 DLL 회로의 동작을 제2도에 첨부한 타이밍도를 참조하여 설명하면, 제2(a)도와 같은 외부 클럭이 입력되고 이 클럭이 버퍼(1)를 통해 출력되면 버퍼(1)에서 걸리는 시간(dTrec)만큼 지연된 클럭(제2(b)도)이 DLL부(2)로 입력된다.
이때 제1디지탈 to 타임 컨버터(21)에 인가되는 클럭은 제2(b)도에 도시된 클럭(IN)으로 버퍼(1)에서 걸린 시간만 지연된 클럭이며, 제2디지탈 to 타임 컨버터(21)에 인가되는 클럭 중 스탑(STOP) 클럭(제2(b)도)은 상기 'IN'클럭과 동일한 클럭이고, 스타트(START) 클럭은 상기 딜레이 모니터부(3)에서 걸리는 시간(dTmon)만큼 지연된 클럭(제2(c)도)이 인가된다.
상기와 같은 클럭을 인가받은 제2디지탈 to 타임 컨버터(22)는 내부적으로 상기 디지털 신호의 딜레이를 시간적으로 계산하여 상기 제1디지탈 to 타임 컨버터(21)의 출력을 제어한다.
상기 제2디지탈 to 타임 컨버터(22)에서 출력되는 신호(TODi)는 제2(d)도에 도시된 클럭으로 'T-dTmon' 동안 지연된 클럭이다.
상기와 같은 딜레이를 거친 신호(OUT)(제2(e)도)는 DLL부(2)에서 최종적인 내부 클럭 출력부(4)로 인가되어 외부 클럭과 동기가 확립된 내부 클럭(제2(f)도)이 생성되어 출력된다.
그러나 상기와 같이 동작하는 종래 DLL 회로는 상기 딜레이를 시간적으로 계산하는 DLL부(2) 부분이 일반적으로 인버터 소자를 다수개 사용하여 구성하는데, 이러한 인버터 딜레이를 사용하게 되면 단위 인버터 딜레이 보다 작은 시간은 제어할 수가 없는 문제점이 있다.
그리고 상기와 같은 문제점을 해결하기 위해 인버터 소자를 더욱 많이 사용하게 되면 상기 문제는 해결할 수 있지만, 레이-아웃이 커지는 문제점이 발생하고 인버터를 많이 사용해야 하기 때문에 회로가 복잡해지는 문제점이 있다.
본 발명은 상기에 기술한 바와 같은 종래 문제점을 해결하기 위해, DLL부분을 캐패시터와 전류 미러 회로를 사용하여 아날로그 방식으로 구현하여 회로를 간단화시키면서 성능은 종래보다 향상되도록 하는 것을 목적으로 한다.
제1도는 종래 딜레이 동기 회로 블록도.
제2도는 종래 딜레이 동기 회로의 동작 타이밍도.
제3도는 본 발명에 의한 딜레이 동기 회로도.
* 도면의 주요부분에 대한 부호의 설명
10,20 : 차지부 30 : 전류 미러부
상기와 같은 목적을 달성하기 위해 본 발명에서 구현한 회로는 외부 클럭을 입력받는 버퍼와; DLL부와; 상기 DLL부로 입력되는 일 신호를 소정의 시간 동안 딜레이 시켜 입력하는 딜레이 모니터부; 및 내부 클럭 출력부를 포함하여 구성된 반도체 딜레이 동기 회로에 있어서, 상기 딜레이 모니터부에서 출력된 클럭과, 리셋 신호를 인가받아 차지시키는 제1차지부와; 버퍼에서 출력된 클럭과, 리셋 신호를 인가받아 차지시키는 제2차지부; 및 상기 제1차지부와 제2차지부 사이에 연결된 전류 미러부를 포함하는 DLL부를 포함하여 구성되는 것을 특징으로 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제3도는 본 발명에 의해 구현된 아날로그 방식의 DLL 회로도로, 종래 DLL부를 다음과 같이 구성하는 바, 딜레이 모니터부(3)에서 출력된 클럭과, 리셋 신호를 인가받아 차지시키는 제1차지부(10)와; 버퍼(1)에서 출력된 클럭과, 리셋 신호를 인가받아 차지시키는 제2차지부(20); 및 상기 제1차지부(10)와 제2차지부(20) 사이에 연결된 전류 미러부(30)를 포함하여 구성된다.
상기 제1차지부(10)는 딜레이 모니터부(3)에서 출력된 스타트 신호를 게이트단으로 인가받고, 소스단은 전원전압을 인가받는 P-모스 트랜지스터(P1)와; 리셋신호를 게이트단으로 인가받고, 소스단은 접지되며, 드레인단은 상기 P-모스 트랜지스터(P1)의 드레인단과 연결(노드 1)된 N-모스 트랜지스터(N1); 및 상기 N-모스 트랜지스터(N1)와 병렬로 연결되며, 일측이 상기 노드 1에 연결된 캐패시터(C1)를 포함하여 구성된다.
상기 제2차지부(20)는 버퍼(1)에서 출력된 스탑 신호를 게이트단으로 인가받고, 소스단은 전원전압을 인가받는 P-모스 트랜지스터(P2)와; 리셋 신호를 게이트단으로 인가받고, 소스단은 접지되며, 드레인단은 상기 P-모스 트랜지스터(P2)의 드레인단과 연결(노드 2)된 N-모스 트랜지스터(N2); 및 상기 N-모스 트랜지스터(N2)와 병렬로 연결되며, 일측이 상기 노드 1에 연결된 캐패시터(C2)를 포함하여 구성된다.
그리고 상기 캐패시터(C2)는 상기 제1차지부(10)의 캐패시터(C1)와 동일한 용량 및 동일한 조건을 가진 캐패시터를 사용한다.
상기 전류 미러부(30)는 소스단은 전원전압을 인가받고 게이트단은 상호 연결된 복수의 P-모스 트랜지스터(P3,P4)와; 드레인단은 상기 각각의 P-모스 트랜지스터(P3,P4) 드레인단에 연결되고, 게이트단은 상기 제1차지부(10)와, 제2차지부(20) 각각에 연결되는 복수의 N-모스 트랜지스터(N3,N4)를 포함하여 구성된다.
그리고 DLL회로에서 출력되는 출력신호단(OUT)은 상기 전류 미러부(30) 내의 P-모스 트랜지스터(P3)의 드레인단에 연결된다.
상기와 같이 구성된 DLL의 동작을 설명하면, 초기상태에서 리셋 신호가 '하이'로 입력되면 제1차지부(10) 내의 N-모스 트랜지스터(N1)는 턴-오프되고, 0V가 된다.
이후 리셋 신호는 제1차지부(10)와 제2차지부(20)가 일련의 동작을 할동안 동작을 하지 않도록 한다.
이러한 상태에서 제1차지부(10)에 입력되는 스타트 신호가 '로우'로 입력되면, P-모스 트랜지스터(P1)가 턴-온되어 전류가 흐르게 되고, 이 전류는 N-모스 트랜지스터(N1)가 턴-오프된 상태이기 때문에 노드 1을 따라 캐패시터(C1)에 저장된다.
이 상태에서 스타트 신호가 '하이'상태로 바뀌면 P-모스 트랜지스터(P1)는 오프가 되고, 이와 동시에 제2차지부(20)에 입력되는 스탑 신호가 '로우'값으로 입력된다.
따라서 P-모스 트랜지스터(P2)가 턴-온되면서 전류가 흘러 노드 2를 거쳐 캐패시터(C2)에 저장된다.
물론 N-모스 트랜지스터(N2)는 리셋 신호가 '로우'상태이기 때문에 턴-오프된 상태이다.
이와 같은 상태에서 캐패시터(C2)에 차지되는 전압이 제1차지부(10)의 캐패시터(C2)에 차지되어 있는 전압과 동일하게 되면 이때부터 입력되는 전류는 전류미러부(30)를 통해 출력단자(OUT)로 출력되게 된다.
이와 같은 동작을 이용해 제1차지부(10)에 인가되는 스타트 신호의 동작시간을 제1차지부(10)의 캐패시부(C1)와 동일한 조건 및 용량을 가지는 캐패시터(C2)를 이용하여 간단하게 계산한다.
이상에서 상세히 설명한 바와 같이 본 발명은 DLL 회로에 사용되는 디지탈 컨버터를 아날로그 방식을 사용하여 구현하므로써, 외부 클럭과 내부 클럭을 동기시키기 위해 기억하는 딜레이 시간의 계산을 간단하고 정확하게 처리함과 동시에 레이-아웃을 축소시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변형, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 외부 클럭을 입력받는 버퍼와; DLL부와; 상기 DLL부로 입력되는 일신호를 소정의 시간동안 딜레이시켜 입력하는 딜레이 모니터부; 및 내부 클럭 출력부를 포함하여 구성된 반도체 딜레이 동기 회로에 있어서, 상기 딜레이 모니터부에서 출력된 클럭과, 리셋 신호를 인가받아 차지시키는 제1차지부와; 버퍼에서 출력된 클럭과, 리셋 신호를 인가받아 차지시키는 제2차지부; 및 상기 제1차지부와 제2차지부 사이에 연결된 전류 미러부를 포함하는 DLL부를 포함하여 구성되는 것을 특징으로 하는 아날로그 컨버터를 포함하는 딜레이 동기 회로(DLL).
  2. 제1항에 있어서, 상기 제1차지부는 딜레이 모니터부에서 출력된 스타트 신호를 게이트단으로 인가받고, 소스단은 전원전압을 인가받는 제1모스 트랜지스터와; 리셋신호를 게이트단으로 인가받고, 소스단은 접지되며, 드레인단은 상기 제1모스 트랜지스터의 드레인단과 연결된 제2모스 트랜지스터; 및 상기 제2 N-모스 트랜지스터와 병렬로 연결되며, 일측에 상기 제1모스 트랜지스터의 드레인단에 캐패시터를 포함하여 구성되는 것을 특징으로 하는 아날로그 컨버터를 포함하는 딜레이 동기 회로(DLL).
  3. 제1항에 있어서, 상기 제2차지부는 버퍼에서 출력된 스탑 신호를 게이트단으로 인가받고, 소스단은 전원전압을 인가받은 제1모스 트랜지스터와; 리셋신호를 게이트단으로 인가받고, 소스단은 접지되며, 드레인단은 상기 제1모스 트랜지스터의 드레인단과 연결된 제2모스 트랜지스터; 및 상기 제2모스 트랜지스터와 병렬로 연결되며, 일측이 상기 제1모스 트랜지스터의 드레인단에 연결된 캐패시터를 포함하여 구성되는 것을 특징으로 하는 아날로그 컨버터를 포함하는 딜레이 동기 회로(DLL).
  4. 제3항에 있어서, 상기 캐패시터는 상기 제1차지부의 캐패시터와 동일한 용량 및 동일한 조건을 가진 캐패시터를 사용하는 것을 특징으로 하는 아날로그 컨버터를 포함하는 딜레이 동기 회로(DLL).
  5. 제1항에 있어서, 상기 전류 미러부는 소스단은 전원전압을 인가받고 게이트단은 상호 연결된 복수의 제1, 제2모스 트랜지스터와; 드레인단은 상기 각각의 제1 및 제2모스 트랜지스터 드레인단에 연결되고, 게이트단은 상기 제1차지부와, 제2차지부 각각에 연결되는 복수의 제3, 제4모스 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 아날로그 컨버터를 포함하는 딜레이 동기 회로(DLL).
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