WO2013111252A1 - サンプリング回路、ａ／ｄ変換器、ｄ／ａ変換器、ｃｏｄｅｃ - Google Patents

サンプリング回路、ａ／ｄ変換器、ｄ／ａ変換器、ｃｏｄｅｃ Download PDF

Info

Publication number
WO2013111252A1
WO2013111252A1 PCT/JP2012/008400 JP2012008400W WO2013111252A1 WO 2013111252 A1 WO2013111252 A1 WO 2013111252A1 JP 2012008400 W JP2012008400 W JP 2012008400W WO 2013111252 A1 WO2013111252 A1 WO 2013111252A1
Authority
WO
WIPO (PCT)
Prior art keywords
clock signal
signal
unit
jitter
converter
Prior art date
Application number
PCT/JP2012/008400
Other languages
English (en)
French (fr)
Inventor
純弥 中西
中西　豊
聖子 中元
Original Assignee
旭化成エレクトロニクス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旭化成エレクトロニクス株式会社 filed Critical 旭化成エレクトロニクス株式会社
Priority to US13/882,323 priority Critical patent/US8917196B2/en
Priority to EP12842682.2A priority patent/EP2642666A4/en
Priority to JP2013511201A priority patent/JP5395983B1/ja
Publication of WO2013111252A1 publication Critical patent/WO2013111252A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
    • H03M1/0656—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H03M1/1265—Non-uniform sampling
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters

Definitions

  • the present invention relates to a sampling circuit, an A / D converter including the sampling circuit, a D / A converter, and a CODEC.
  • noise countermeasures there is an increasing demand for downsizing electronic devices, and electronic components mounted on electronic devices are downsized, and electronic components are arranged closer to each other.
  • noise countermeasures When electronic components are arranged close to each other, noise generated in the electronic components may be transmitted to other electronic components directly or via a mounting substrate or wiring, and may interfere with normal operation of the other electronic components. For this reason, recent electronic devices are required to be reduced in size and to suppress the influence of noise (hereinafter also referred to as noise countermeasures).
  • D / A converters or A / D converters as electronic components mounted on electronic devices.
  • the D / A converter and the A / D converter are electronic components that are frequently used for audio functions of electronic devices, and are electronic components that particularly require noise countermeasures.
  • Patent Document 1 As a conventional technique for noise countermeasures for D / A converters and A / D converters, for example, there is an invention described in Patent Document 1.
  • jitter is added to a D / A converter or a synchronization signal (control clock signal) of an input signal of the A / D converter.
  • conversion clock signal conversion clock signal
  • a circuit for inputting jitter In order to reduce the influence of radiation noise generated by individual electronic components directly or indirectly on the D / A converter and A / D converter using conventional technology, A circuit for inputting jitter must be provided in a plurality of other components to be mounted. In such a configuration, it is necessary to provide a large number of circuits for inputting jitter, and it is considered that miniaturization of electronic devices is hindered.
  • the present invention has been made in view of the above-described points, and does not hinder downsizing of electronic components and avoids the advancement of process technology, while reducing the noise received by electronic components mounted on electronic devices.
  • an A / D converter including this circuit, a D / A converter, and a CODEC in which such an A / D converter and a D / A converter are mounted together With the goal.
  • the digital unit includes a general digital circuit and transmits a quantized and sampled signal.
  • the sample and hold unit includes a general switched capacitor circuit (SC circuit), and transmits a sampled signal without being quantized.
  • the continuous unit includes a general continuous signal circuit (continuous circuit), and transmits a signal that is not quantized and not sampled.
  • One embodiment of the present invention operates based on a continuous unit (for example, the continuous unit 130a illustrated in FIG. 18) that transmits a continuous signal and a first clock signal (for example, the clock signal ⁇ 2 ′ illustrated in FIG. 18).
  • a sample-and-hold unit (for example, the sample-and-hold unit 130b shown in FIG. 18) connected to the continuous unit and transmitting a sampled and non-quantized signal;
  • a digital unit for example, the digital unit 130c shown in FIG. 18) that transmits the quantized and quantized signal, and the first clock signal is a signal obtained by adding jitter to the base clock signal.
  • the continuous unit may sample an input analog signal, and the sample and hold unit may hold a signal sampled by the continuous unit.
  • the continuous section (for example, the continuous section 130a shown in FIG. 18) operates based on a second clock signal (for example, the clock signal ⁇ 1 shown in FIG. 18), and the second clock signal jitters to the base clock signal. Is the signal to which the signal is not added, that is, the base clock signal itself, and the first clock signal (for example, the clock signal ⁇ 2 ′ shown in FIG. 18) and the second clock signal are in reverse phase. And it may be in a non-overlapping relationship.
  • the continuous section (for example, the continuous section 130a shown in FIG. 22) operates based on a second clock signal (for example, the clock signal ⁇ 1 ′′ shown in FIG. 22), and the second clock signal is the base clock signal.
  • the clock signal (for example, clock signal ⁇ 2 ′ shown in FIG. 22) and the second clock signal may be in opposite phases and non-overlapping.
  • the sample-and-hold unit samples a reference signal based on a digital signal from the digital unit (for example, the digital unit 150c shown in FIG. 24), and the continuous unit (for example, FIG. 24). 24 may transfer the signal sampled by the sample / hold unit as an analog signal.
  • the continuous section (for example, the continuous section 150a shown in FIG. 24) operates based on a second clock signal (for example, the clock signal ⁇ 12 shown in FIG. 24), and the second clock signal is jittered to the base clock signal.
  • a second clock signal for example, the clock signal ⁇ 12 shown in FIG. 24
  • the first clock signal for example, clock signal ⁇ 11 ′ shown in FIG. 24
  • the second clock signal are in reverse phase and non-over. May be in a rap relationship.
  • the continuous section (for example, the continuous section 150a shown in FIG. 28) operates based on a second clock signal (for example, the clock signal ⁇ 12 ′′ shown in FIG. 28), and the second clock signal is the base clock signal.
  • a second clock signal for example, the clock signal ⁇ 12 ′′ shown in FIG. 28
  • jitter is not added to an edge that is a trigger for determining the operation start time
  • jitter is added to an edge that is a trigger for determining the operation end time
  • the signal for example, the clock signal ⁇ 11 ′ shown in FIG. 28
  • the second clock signal may be in reverse phase and non-overlapping.
  • a continuous unit for example, the continuous unit 130a shown in FIG. 18 that samples an input analog signal and a sample / hold unit (for example, FIG. 18) that holds a signal sampled by the continuous unit.
  • a sampling circuit for example, sampling circuit 140 shown in FIG. 18
  • a digital unit for example, 130c shown in FIG. 18
  • a first clock signal for example, a control circuit 139 shown in FIG. 18 for supplying a first clock signal (for example, a clock signal ⁇ 2 ′ shown in FIG. 18) to the sample and hold unit,
  • the signal must have jitter added to the underlying clock signal A / D converter, wherein a.
  • the clock signal supply unit supplies a second clock signal (for example, the clock signal ⁇ 1 illustrated in FIG. 18) to the continuous unit (for example, the continuous unit 130a illustrated in FIG. 18), and the second clock signal is based on Is a signal in which jitter is not added to the clock signal, that is, the base clock signal itself, and the first clock signal (for example, clock signal ⁇ 2 ′ shown in FIG. 18) and the second clock signal are They may be in reverse phase and non-overlapping.
  • a second clock signal for example, the clock signal ⁇ 1 illustrated in FIG. 18
  • the continuous unit for example, the continuous unit 130a illustrated in FIG. 18
  • the second clock signal is based on Is a signal in which jitter is not added to the clock signal, that is, the base clock signal itself
  • the first clock signal for example, clock signal ⁇ 2 ′ shown in FIG. 18
  • the second clock signal may be in reverse phase and non-overlapping.
  • the sample-and-hold unit (for example, the sample-and-hold unit 130b illustrated in FIG. 17) includes a capacitive element (for example, the capacitor 132 illustrated in FIG. 17) that accumulates electric charges generated by the analog signal, and the electric charge accumulated in the capacitive element.
  • a first switching element (for example, a switch 133 illustrated in FIG. 17) that holds and transfers to the digital unit (for example, the digital unit 130c illustrated in FIG. 18), and the first switching element includes the first switching element
  • An on operation and an off operation may be performed in accordance with a clock signal (for example, clock signal ⁇ 2 ′ shown in FIG. 17).
  • the clock signal supply unit (for example, the control circuit 139 shown in FIG. 22) supplies a second clock signal (for example, the clock signal ⁇ 1 ′′ shown in FIG. 22) to the continuous unit (for example, the continuous unit 130a shown in FIG. 22).
  • a second clock signal for example, the clock signal ⁇ 1 ′′ shown in FIG. 22
  • the continuous unit for example, the continuous unit 130a shown in FIG. 22.
  • jitter is added to an edge which is a trigger for determining the operation start time of the base clock signal
  • jitter is added to an edge which is a trigger for determining the operation end time.
  • the signal may not be added.
  • the sample-and-hold unit (for example, the sample-and-hold unit 130b illustrated in FIG. 21) includes a capacitive element (for example, the capacitor 132 illustrated in FIG. 21) that accumulates electric charges generated by the analog signal, and the electric charge accumulated in the capacitive element.
  • a first switching element (for example, a switch 133 illustrated in FIG. 21) that holds and transfers to the digital unit (for example, the digital unit 130c illustrated in FIG. 22), and the first switching element includes the first switching element
  • the continuous operation (for example, the continuous portion 130a shown in FIG. 21) is turned on and off by a clock signal (for example, the clock signal ⁇ 2 ′ shown in FIG. 21), and the second switching device (for example, the continuous portion 130a shown in FIG.
  • the second switching element includes switches 131 and 135) shown in FIG.
  • Serial second clock signal by (for example, a clock signal ⁇ 1 shown in Fig. 21 ") may be treated in an on-operation and off operation.
  • the clock signal supply unit (for example, the control circuit 139 shown in FIG. 18) supplies the first clock signal (for example, the clock signal ⁇ 2 ′ shown in FIG. 18) to the digital unit (for example, the digital unit 130c shown in FIG. 18). It may be.
  • Another aspect of the present invention is a digital unit that outputs a digital signal (for example, the digital unit 150c in FIG. 24) and a sample and hold unit that samples a reference signal based on the digital signal (for example, the sample and hold unit shown in FIG. 24).
  • 150b) and a sampling unit for example, the sampling unit 160a shown in FIG. 24
  • a continuous unit for example, the continuous unit 150a shown in FIG. 24
  • a clock signal supply unit for example, a control circuit 159-1 illustrated in FIG. 24
  • a first clock signal for example, the clock signal ⁇ 11 ′ illustrated in FIG. 24
  • the first clock signal Is a signal with jitter added to the underlying clock signal D / A converter, wherein the door is.
  • the clock signal supply unit (for example, the control circuit 159-1 shown in FIG. 24) supplies a second clock signal (for example, the clock signal ⁇ 12 shown in FIG. 24) to the continuous unit (for example, the continuous unit 150a shown in FIG. 24).
  • the second clock signal is a signal in which jitter is not added to the base clock signal, that is, the base clock signal itself, and the first clock signal and the second clock signal May be in opposite phase and non-overlapping.
  • the sample-and-hold unit (for example, the sample-and-hold unit 150b illustrated in FIG. 23) includes a capacitor element (for example, the capacitor 152 illustrated in FIG. 23) that accumulates charges generated by the reference signal, and a capacitor element that accumulates charges in the capacitor element.
  • 1 switching element (for example, switches 151 and 153 shown in FIG. 23), and the first switching element is turned on according to the first clock signal (for example, clock signal ⁇ 11 ′ shown in FIG. 23). An off operation may be performed.
  • the clock signal supply unit (for example, the control circuit 159-2 shown in FIG. 28) supplies the second clock signal (for example, the clock signal ⁇ 12 ′′ shown in FIG. 28) to the continuous unit (for example, the continuous unit 150a shown in FIG. 28).
  • the second clock signal is an edge which is a trigger for determining the operation end time without adding jitter to the edge which is a trigger for determining the operation start time of the base clock signal. Is a signal to which jitter is added, and the first clock signal (for example, ⁇ 11 ′ in FIG. 28) and the second clock signal may be in opposite phase and non-overlapping.
  • the sample-and-hold unit (for example, the sample-and-hold unit 150b illustrated in FIG. 27) includes a capacitor element (for example, the capacitor 152 illustrated in FIG. 27) that accumulates charges generated by the reference signal, and a first element that accumulates charges in the capacitor element.
  • 1 switching element for example, switches 151 and 153 shown in FIG. 27
  • the first switching element is turned on according to the first clock signal (for example, clock signal ⁇ 11 ′ shown in FIG. 27).
  • the continuous section (for example, the continuous section 150a shown in FIG. 27) is turned off, and the second switching element (for example, shown in FIG. 27) transfers the charge accumulated in the capacitive element (for example, the capacitor 152 shown in FIG. 27).
  • Switches 156, 157) and the second switching element includes the second clock signal.
  • the signal may be turned on and off by a signal (for example, a clock signal ⁇ 12 ′′ shown in FIG. 27).
  • the clock signal supply unit (for example, the control circuit 159-1 illustrated in FIG. 24) sends the first clock signal (for example, the clock signal ⁇ 11 ′ illustrated in FIG. 24) to the digital unit (for example, the digital unit 150c illustrated in FIG. 24). It may come to supply.
  • an A / D converter according to any one of claims 8 to 13 for example, an A / D converter ADC shown in FIG. 31
  • claims 14 to 19 A CODEC in which the D / A converter according to any one of the above (for example, the D / A converter DAC shown in FIG. 31) is mixedly mounted.
  • the A / D converter and the D / A converter may operate asynchronously.
  • a sampling circuit capable of reducing the influence of noise received by an electronic component mounted on an electronic device, an A / D converter including the circuit, a D / A converter, and the like A CODEC in which an A / D converter and a D / A converter are mixedly mounted can be provided.
  • Such an effect can be obtained by operating the sample and hold unit based on the clock signal to which jitter has been added, so that downsizing of the electronic component is not hindered.
  • the continuous unit based on the clock signal to which jitter has been added, the radiation noise caused by the inrush current of the analog unit can be diffused, so that the radiation noise can be effectively suppressed.
  • FIG. 10 is a diagram for explaining signals when the sampling circuit performs the operation shown in FIG. 9. It is another figure for demonstrating operation
  • FIG. 9 is a diagram for explaining periodic noise generated when the sampling circuit shown in FIG. 8 operates.
  • a / D converter of the 2nd mode of the present invention it is a figure for explaining periodic noise at the time of adding jitter to a clock signal which operates a digital part. It is a figure for demonstrating the periodic noise at the time of adding a jitter to the clock signal which operates the digital part of the A / D converter of the 2nd aspect of this invention.
  • 1 is a diagram illustrating a pipeline type A / D converter according to a first embodiment. It is a figure for demonstrating the calculation which calculates a digital output signal of a pipeline type A / D converter. 1 is a diagram for explaining a sampling circuit according to Embodiment 1-1.
  • FIG. 1 is a functional block diagram for explaining an A / D converter including a sampling circuit and a control circuit according to Embodiment 1-1.
  • FIG. FIG. 6 is a timing chart of clock signals ⁇ 1, ⁇ 1 ′, ⁇ 1 ′′, ⁇ 2, and ⁇ 2 ′. It is a figure for demonstrating the specific structure of a jitter selection part.
  • FIG. 6 is a diagram for explaining a sampling circuit according to the embodiment 1-2.
  • FIG. 3 is a functional block diagram for explaining an A / D converter including a sampling circuit and a control circuit according to Embodiment 1-2.
  • FIG. 6 is a diagram for explaining a sampling circuit according to the embodiment 2-1.
  • FIG. 3 is a functional block diagram for explaining a D / A converter including a sampling circuit and a control circuit according to the embodiment 2-1.
  • FIG. 7 is a timing chart of clock signals ⁇ 11, ⁇ 11 ′, ⁇ 12, and ⁇ 12 ′. It is a figure for demonstrating the specific structure of a jitter selection part.
  • FIG. 10 is a diagram for explaining a sampling circuit according to the embodiment 2-2.
  • FIG. 10 is a functional block diagram for explaining a D / A converter including a sampling circuit and a control circuit according to the embodiment 2-2.
  • FIG. 6 is a timing chart of clock signals ⁇ 11, ⁇ 11 ′, ⁇ 12, ⁇ 12 ′, and ⁇ 12 ′′.
  • FIG. 10 is a diagram for explaining a CODEC according to a third embodiment. It is a figure for demonstrating the effect of Embodiment 3.
  • FIG. 10 is a diagram for explaining another CODEC of the third embodiment.
  • the digital unit includes a general digital circuit, and transmits a quantized and sampled signal.
  • the sample and hold unit includes a general switched capacitor circuit (SC circuit), and transmits a sampled signal without being quantized.
  • the continuous unit includes a general continuous signal circuit (continuous circuit), and transmits a signal that is not quantized and not sampled.
  • the sampling circuit shown in FIG. 1 is a sampling circuit in a mode (hereinafter also referred to as “first mode”) that is a basis of the present embodiment, and is for explaining the sampling circuit in the D / A converter of the first mode.
  • FIG. The sampling circuit shown in FIG. 1 has a sample and hold unit that samples and holds a signal, and a continuous unit that processes an analog signal, and includes capacitors 111-1, 112, and 113, and an operational amplifier 121-1. Contains. In FIG. 1, a digital unit that handles digital signals is not shown.
  • the reference signal Vref sampled by the switches 101-1 and 102-1 (the sampled reference signal Vref is referred to as the input signal Vin) is added to the capacitor 111-1, and charges are accumulated.
  • the electric charge accumulated in the capacitor 111-1 is input to the inverting input terminal of the operational amplifier 121-1 according to the switching of the switches 101-1, 102-1.
  • the operational amplifier 121-1 receives the reference signal Vcom from the non-inverting input terminal and outputs an analog output signal Vout.
  • FIG. 2A to 2D are diagrams for explaining the operation of the D / A converter shown in FIG. 1 when there is no periodic noise in the reference signal Vref.
  • FIG. 2A shows the sampling timing of the reference signal Vref.
  • FIG. 2B shows the timing at which the capacitor 111-1 holds and releases the charge accumulated by the input signal Vin
  • FIG. 2C shows the reference signal Vref which is a DC voltage
  • FIG. An output signal Vout which is an analog signal, is output from the operational amplifier 121-1.
  • the signal indicated by the solid line is the input signal Vin generated by the charge transferred from the capacitor 111-1
  • the output signal Vout indicated by the broken line is generated by feedback via the capacitor 112.
  • FIG. 3 is a diagram for explaining how the input signal Vin appears in the output signal Vout.
  • a graph (a) is a diagram for explaining a signal output from the capacitor 111-1 shown in FIG. 1, and shows a spectrum obtained by converting the input signal Vin into a frequency axis by Fourier transform.
  • a graph (b) shows a spectrum obtained by converting the clock that regulates the timing at which the capacitor 111-1 holds and releases the charge accumulated by the input signal Vin into the frequency axis by Fourier transform.
  • c) shows a spectrum obtained by converting the output signal Vout into the frequency axis by Fourier transform.
  • the vertical axis indicates the intensity of the signal spectrum
  • the horizontal axis indicates the frequency.
  • the position of the vertical axis indicated by the arrow line in the graphs (a), (b), and (c) in FIG. 3 indicates the frequency reference (“0”).
  • the signal (indicated by the spectrum p1 in the figure) output from the capacitor 111-1 has a constant frequency.
  • the spectrum q shows the noise shaped floor noise in the input signal Vin.
  • FIGS. 4A to 4D are diagrams for explaining the operation of the D / A converter when the reference signal Vref has periodic noise in the sampling circuit shown in FIG.
  • FIG. 4A shows the sampling timing of the reference signal Vref.
  • FIG. 4B shows the timing at which the capacitor 111-1 holds and releases the charge accumulated by the reference signal Vref.
  • the switches to which the clock signals shown in FIGS. 4A and 4B are supplied are driven so as to be turned on when the clock signal is High and turned off when the clock signal is Low.
  • FIG. 4C shows a reference signal Vref which is a DC voltage
  • FIG. 4D shows an output signal Vout which is an analog signal output from the operational amplifier 121-1.
  • the D / A converter has the periodic noise N2 corresponding to the periodic noise N1 in the output signal Vout shown in FIG. Will occur.
  • FIG. 5 is a diagram for explaining how the input signal Vin and the periodic noise appear in the output signal Vout.
  • a graph (a) is a diagram for explaining a signal output from the capacitor 111-1 shown in FIG. 1, and shows a spectrum obtained by converting the input signal Vin into a frequency axis by Fourier transform.
  • the graph (b) shows a spectrum obtained by converting the clock that regulates the timing at which the capacitor 111-1 holds and discharges the charge accumulated by the input signal Vin into the frequency axis by Fourier transform.
  • Graph (c) shows a spectrum obtained by converting the output signal Vout to the frequency axis by Fourier transform.
  • the vertical axis indicates the intensity of the signal spectrum
  • the horizontal axis indicates the frequency.
  • the position of the vertical axis indicated by the arrow in each of the graphs (a), (b), and (c) indicates the frequency reference (“0”).
  • jitter is added to a clock signal for operating a device such as a sampling circuit to diffuse periodic noise appearing in the in-band by a signal output from another device, and the signal quality of an output signal such as speech This is based on the technical idea of preventing the damage.
  • the A / D converter and D / A converter are a digital unit that processes a digital signal that is a non-continuous signal, a sample / hold unit (S / H unit) that samples and holds a signal, and a continuous signal.
  • a sampling circuit including a continuous unit (Continuous unit) for processing an analog signal is included.
  • FIG. 6 is a diagram for explaining how the input signal Vin and the periodic noise appear in the output signal Vout when jitter is added to the clock signal for operating the digital unit in the D / A converter.
  • graph (a) is a diagram for explaining a signal output from the capacitor 111-1 shown in FIG. 1, and shows a spectrum obtained by converting the input signal Vin into the frequency axis by Fourier transform.
  • a graph (b) shows a spectrum obtained by converting the clock that regulates the timing at which the capacitor 111-1 holds and discharges the charge accumulated by the input signal Vin into the frequency axis by Fourier transform.
  • a graph (c) shows a spectrum obtained by converting the output signal Vout to the frequency axis by Fourier transform.
  • the vertical axis indicates the intensity of the signal spectrum
  • the horizontal axis indicates the frequency.
  • the position of the vertical axis indicated by an arrow in the graphs (a), (b), and (c) indicates the frequency reference (“0”).
  • jitter is added to the clock signal of the digital part of the D / A converter.
  • the energy of the periodic noise N3 is dispersed in a wider frequency region than before adding jitter.
  • the peak of the spectrum of the periodic noise N3 is lower than the peak of the spectrum of the periodic noise N2 shown in FIG.
  • the peak of the spectrum of the periodic noise N3 'generated in the in-band is also low as with the periodic noise N3. According to such a configuration, the noise generated by the D / A converter itself can be reduced, and the influence of noise on other devices can be reduced.
  • An object of the present invention is to provide a sampling circuit capable of performing In the first aspect, in order to realize the above-described object, jitter is added to the clock signal of the sample and hold unit of the D / A converter.
  • FIG. 7 shows how the input signal Vin and the periodic noise appear in the output signal Vout when jitter is added to the clock signal of the digital unit and the clock signal of the sample and hold unit in the D / A converter. It is a figure for demonstrating.
  • a graph (a) in FIG. 7 is a diagram for explaining a signal output from the capacitor 111-1 shown in FIG. 1, and shows a spectrum obtained by converting the input signal Vin into a frequency axis by Fourier transform.
  • a graph (b) in FIG. 7 shows a spectrum obtained by converting the clock that regulates the timing at which the capacitor 111-1 holds and releases the charge accumulated by the input signal Vin into the frequency axis by Fourier transformation.
  • a graph (c) in FIG. 7 shows a spectrum obtained by converting the output signal Vout to the frequency axis by Fourier transform.
  • the vertical axis indicates the intensity of the signal spectrum
  • the horizontal axis indicates the frequency.
  • the position of the vertical axis indicated by an arrow in the graphs (a), (b), and (c) indicates the frequency reference (“0”).
  • the periodic noise due to the inrush current of the analog unit can be diffused. Can be made smaller than the spectrum peak of the periodic noise N3 shown in FIG. Further, since jitter is added to the operation clock, modulation is applied at the time of folding, and the spectrum peak of the periodic noise N4 'generated in the in-band is further smaller than the spectrum peak of the periodic noise N4. . From this, it is clear that the first aspect can reduce the periodic noise generated in the in-band as compared with the prior art.
  • the periodic noise generated in the in-band in the D / A converter. can be reduced.
  • This periodic noise is not limited to only the periodic noise generated by the D / A converter, and an example thereof is periodic noise from an A / D converter mounted on the same substrate.
  • the periodic noise of this electronic component can be reduced by applying a 1st aspect to the electronic component in which a periodic noise influences operation
  • Such a first aspect is advantageous in reducing the size and configuration of the electronic device.
  • the sampling circuit shown in FIG. 8 is a sampling circuit of a mode (hereinafter also referred to as “second mode”) that is the basis of the present embodiment.
  • This sampling circuit has a continuous part, a sample and hold part, and a digital part.
  • the digital unit has a general digital circuit, and outputs a quantized and sampled signal.
  • the sample and hold unit has a general switched capacitor circuit (SC circuit), and outputs a sampled signal without being quantized.
  • the continuous unit has a general continuous signal circuit (Continuous circuit), and outputs a signal that is not quantized and not sampled.
  • the continuous unit inputs the analog input signal Ain.
  • the sample / hold unit intermittently samples the analog input signal Ain input by the continuous unit, and holds and transfers the sampled signal.
  • a digital unit that handles digital signals is not shown.
  • the sampling circuit shown in FIG. 8 includes a capacitor 111-2 and an operational amplifier 121-2.
  • the capacitor 111-2 receives the analog input signal Ain sampled by the switches 101-2 and 102-2 (the analog input signal Ain after sampling is referred to as the input signal Vin), and charges are accumulated.
  • the electric charge accumulated in the capacitor 111-2 is input to the inverting input terminal of the operational amplifier 121-2 in accordance with the switching of the switches 101-2, 102-2, and 103.
  • the operational amplifier 121-2 receives the reference signal Vcom from the non-inverting input terminal and outputs the analog signal VAin.
  • FIGS. 9A to 9F are diagrams for explaining the operation of the sampling circuit of the second mode when the reference signal Vcom has no periodic noise.
  • FIG. 9A shows the sampling timing of the analog input signal Ain.
  • FIG. 9B shows the timing at which the capacitor 111-2 holds and releases the charge accumulated by the analog input signal Ain.
  • FIGS. 9A and 9B The switches to which the clock signals shown in FIGS. 9A and 9B are supplied are driven so as to be turned on when the clock signal is High and turned off when the clock signal is Low.
  • 9C shows the analog input signal Ain
  • FIG. 9D shows the reference signal Vcom that is a DC voltage
  • FIG. 9E shows the analog signal Vin generated by the charge transferred from the capacitor 111-2. Is shown.
  • FIG. 9F shows an output signal VAin that is an analog signal output from the operational amplifier 121-2.
  • the signal indicated by the broken line is the analog input signal Ain.
  • the input signal Vin is generated.
  • the signal indicated by the broken line is an analog signal Vin generated by the charge transferred from the capacitor 111-2, and the output signal VAin indicated by the solid line is generated by feedback via the switch 103.
  • a graph (a) in FIG. 10 is a diagram for explaining a signal output from the capacitor 111-2 shown in FIG. 8, and shows a spectrum obtained by converting the analog signal Vin into the frequency axis by Fourier transform.
  • a graph (b) in FIG. 10 shows a spectrum obtained by converting VAin, which is an output signal of the operational amplifier 121-2, into a frequency axis by Fourier transform.
  • the vertical axis indicates the intensity of the signal spectrum
  • the horizontal axis indicates the frequency.
  • the position of the vertical axis indicated by the arrow line in the graphs (a) and (b) in FIG. 10 indicates the frequency reference (“0”).
  • the signal output from the capacitor 111-2 (indicated by the spectrum P2 in the figure) has a constant frequency.
  • an output signal VAin (indicated by the spectrum p2 in the figure) shown in the graph (b) in FIG. 10 is generated. .
  • FIGS. 11A to 11F are diagrams for explaining the operation of the sampling circuit shown in FIG. 8 when the reference signal Vcom has periodic noise.
  • FIG. 11A shows the sampling timing of the analog input signal Ain.
  • FIG. 11B shows the timing at which the capacitor 111-2 holds and releases the charge accumulated by the analog input signal Ain.
  • FIG. 11C shows the analog input signal Ain
  • FIG. 11D shows the reference signal Vcom that is a DC voltage
  • FIG. 11E shows the analog signal Vin generated by the charge transferred from the capacitor 111-2. Is shown.
  • FIG. 11F shows an output signal VAin that is an analog signal output from the operational amplifier 121-2.
  • the periodic noise N11 shown in FIG. 11D is generated in the reference signal Vcom
  • the sampling circuit superimposes the periodic noise N11 on the output signal Vin via the operational amplifier 121-2. Therefore, when the output signal Vin including periodic noise is sampled and held, the output signal VAin also generates periodic noise N12 corresponding to the periodic noise N11.
  • the periodic noise shown in FIGS. 11D, 11E and 11F will be described with reference to graphs (a) and (b) shown in FIG.
  • a graph (a) shown in FIG. 12 is a diagram for explaining a signal output from the capacitor 111-2 shown in FIG. 8, and shows a spectrum P2 obtained by converting the analog signal Vin into the frequency axis by Fourier transform.
  • the graph shown in FIG. 12B shows a spectrum p2 obtained by converting VAin, which is an output signal of the operational amplifier 121-2, into a frequency axis by Fourier transform.
  • the vertical axis indicates the intensity of the signal spectrum
  • the horizontal axis indicates the frequency.
  • the positions on the vertical axis indicated by the arrow lines in graphs (a) and (b) in FIG. 12 indicate the frequency reference (“0”).
  • the periodic noise N12 is turned back, and FIG. As shown, periodic noise N12 'appears near DC.
  • the periodic noise N12 ′ appears in the frequency domain used for output sound, that is, in-band.
  • jitter is added to a clock signal for operating a device such as a sampling circuit, thereby spreading periodic noise appearing in the in-band by a signal output from another device, and signal quality of an output signal such as sound Is based on the technical idea of preventing the damage.
  • the A / D converter includes a sampling circuit including a continuous part (continuous part), a sample and hold part (S / H part), and a digital part.
  • the A / D converter includes the sampling circuit shown in FIG.
  • graphs (a) and (b) are diagrams for explaining periodic noise when jitter is added to a clock signal for operating the digital unit in the A / D converter.
  • a graph (a) shown in FIG. 13 is a diagram for explaining a signal output from the capacitor 111-2 shown in FIG. 8, and shows a spectrum P2 obtained by converting the analog signal Vin into the frequency axis by Fourier transform.
  • a graph (b) shown in FIG. 13 shows a spectrum p2 obtained by converting VAin, which is an output signal of the operational amplifier 121-2, into a frequency axis by Fourier transform.
  • VAin which is an output signal of the operational amplifier 121-2
  • the vertical axis indicates the signal spectrum intensity
  • the horizontal axis indicates the frequency.
  • the positions of the vertical axis indicated by the arrow lines in the graphs (a) and (b) in FIG. 13 indicate the frequency reference (“0”).
  • jitter is added to the clock signal of the digital part of the A / D converter.
  • the energy of the periodic noise N13 is dispersed in a wider frequency region than before adding jitter.
  • the spectrum peak of the periodic noise N13 is lower than the spectrum peak of the periodic noise N12 shown in FIG.
  • the peak of the spectrum of the periodic noise N13 'generated in the in-band is also low as with the periodic noise N13.
  • the noise generated by the A / D converter itself can be reduced, and the influence of noise on other devices can be reduced.
  • the spectral peak of the periodic noise N13 ′ shown in FIG. 13 is further dispersed, and the influence of noise generated by other devices can be canceled by itself.
  • An object of the present invention is to provide a sampling circuit or the like that can be used.
  • jitter is added to the clock signal of the sample and hold unit of the A / D converter in order to realize the above-described object.
  • FIG. 14 Graphs (a) and (b) shown in FIG. 14 are for explaining the periodic noise when jitter is added to the clock signal of the digital part and the clock signal of the sample and hold part in the A / D converter.
  • FIG. A graph (a) in FIG. 14 is a diagram for explaining a signal output from the capacitor 111-2 shown in FIG. 8, and shows a spectrum P2 obtained by converting the analog signal Vin into the frequency axis by Fourier transform. .
  • a graph (b) in FIG. 14 shows a spectrum p2 obtained by converting VAin, which is an output signal of the operational amplifier 121-2, into a frequency axis by Fourier transform.
  • VAin which is an output signal of the operational amplifier 121-2
  • the vertical axis indicates the intensity of the spectrum of the signal
  • the horizontal axis indicates the frequency.
  • the position of the vertical axis indicated by the arrow line in the graphs (a) and (b) shown in FIG. 14 indicates the frequency reference (“0”).
  • the periodic noise generated in the in-band in the A / D converter. can be reduced.
  • This periodic noise is not limited to only the periodic noise generated by the A / D converter.
  • the second aspect is applied to an electronic component in which the periodic noise affects the operation, thereby reducing the periodic noise of the electronic component. be able to.
  • Such a second aspect is advantageous in reducing the size and the configuration of the electronic device.
  • FIG. 15 is a diagram illustrating the pipeline type A / D converter according to the first embodiment.
  • the pipeline type A / D converter of Embodiment 1 is a converter that converts an analog input signal Ain into an N-bit digital output signal Dout. Therefore, a sampling circuit 801 for sampling and holding the analog input signal Ain (denoted as S / H in the drawing) 801 and k stages connected in cascade for determining each bit (denoted as S in the drawing) S1, S2... Sk, a memory 803 for storing n-digit digital output signal dj (j is 1 to k) determined in each stage, and an analog input signal based on the digital output signal dj stored in memory 803 And an arithmetic circuit 804 for calculating a digital output signal Dout which is an A / D conversion value of Ain.
  • a sampling circuit 801 for sampling and holding the analog input signal Ain (denoted as S / H in the drawing) 801 and k stages connected in cascade for determining each bit (denoted as S in the drawing) S1, S2... Sk
  • a memory 803
  • the A / D converter includes a control circuit 139 that controls a plurality of stages.
  • the control circuit 139 is a clock signal ⁇ 1 that does not include jitter indicating an operation clock signal at each stage, and a non-overlapping clock of opposite phase that does not become high simultaneously with the clock signal ⁇ 1, and includes a clock signal ⁇ 2 that does not include jitter, a clock signal At least one of clock signals ⁇ 1 ′ and ⁇ 1 ′′ obtained by adding jitter to ⁇ 1 and clock signal ⁇ 2 ′ obtained by adding jitter to clock signal ⁇ 2 is output.
  • the sampling circuit 801 is a circuit that samples the analog input signal Ain and sends the held value as the analog input signal VAin to the first stage S1.
  • a non-feedback sampling circuit including an analog switch and a capacitor is applied.
  • the stages S1 to Sk are connected in series and send an n-digit digital output signal dj to the memory 803 based on each input signal VAin.
  • the input signal VAin is input from the previous stage, and the analog output signal VAout generated by the digital output signal dj and the input signal VAin is output to the next stage.
  • an input signal VAin and an output signal VAout with the stage S1 as a reference are shown.
  • the memory 803 receives and stores an n-digit digital output signal dj from each of the k stages S1 to Sk. For this reason, the memory 803 is a semiconductor memory that can store at least k n-bit addresses.
  • the arithmetic circuit 804 performs an operation based on the digital output signal dj stored in the memory 803 and outputs an N-digit digital output signal Dout. The calculation for calculating the digital output signal Dout is performed as follows.
  • the arithmetic circuit 804 adds the most significant digit of the digital output dk of the stage Sk and the least significant digit of the digital output d (k ⁇ 1) of the stage S (k ⁇ 1) in a binary system. Further, based on the addition result (added value), the most significant digit of d (k ⁇ 1) and the least significant digit of the digital output d (k ⁇ 2) of stage S (k ⁇ 2) are also binary-coded. Add by the method. Such processing is repeated to add up the least significant digit of the digital output d1 of the stage S1 and the most significant digit of the digital output d2 of the stage S2. The final result of the addition is output as a digital output signal Dout.
  • FIG. 16 is a diagram for illustrating the calculation for calculating the digital output signal Dout described above.
  • Embodiments 1-1 and 1-2 will be described as specific examples of the sampling circuit of Embodiment 1.
  • the embodiment 1-1 is a sampling circuit that uses clock signals ⁇ 1 and ⁇ 2 that do not include jitter and clock signals ⁇ 1 ′ and ⁇ 2 ′ that include jitter as clock signals.
  • the embodiment 1-2 is a sampling circuit using a clock signal ⁇ 1 ′′ in which jitter is added only at the rising edge of the clock signal ⁇ 1 in addition to the clock signals ⁇ 1, ⁇ 2, ⁇ 1 ′, ⁇ 2 ′.
  • the basic configuration of the sampling circuit is the same.
  • FIG. 17 is a diagram for explaining the sampling circuit of the embodiment 1-1, showing the sampling circuit 801 in FIG. 15, and simultaneously showing a control circuit 139 common to a plurality of A / D converters.
  • a sampling circuit 140 (corresponding to the sampling circuit 801 in FIG. 15) shown in FIG. 17 intermittently samples the analog input signal Ain input by the continuous unit 130a for inputting the analog input signal Ain and the continuous unit 130a, And a sample and hold unit 130b for holding and transferring the sampled signal.
  • the memory 803 and the arithmetic circuit 804 illustrated in FIG. 15 function as a digital unit 130c illustrated in FIG.
  • the control circuit 139 common to each stage of the pipeline type A / D converter has clock signals ⁇ 1 and ⁇ 2 not including jitter, clock signals ⁇ 1 ′ and ⁇ 2 ′ to which jitter is added, and only at the rising edge of the clock signal ⁇ 1.
  • a jitter-added clock signal ⁇ 1 ′′ is generated.
  • the clock signal ⁇ 1 is input to the continuous unit 130a
  • the clock signal ⁇ 2 ′ is input to the sample and hold unit 130b.
  • the continuous unit 130a includes a switch 131 and a switch 135, and the switch 131 and the switch 135 are turned on and off according to the clock signal ⁇ 1.
  • the analog input signal Ain is sampled and becomes the input signal Vin.
  • the sample and hold unit 130b includes a capacitor 132 that samples the input signal Vin, holds the charge generated by the input signal Vin, and a switch 133 that transfers the charge held in the capacitor 132 to a subsequent stage.
  • the switch 133 performs a switching operation according to the clock signal ⁇ 2 ′.
  • the continuous unit 130a is operated by the clock signal ⁇ 1
  • the sample / hold unit 130b is operated by the clock signal ⁇ 2 'to which jitter is added.
  • the embodiment 1-1 is not limited to such a configuration.
  • the switch 131 and the switch 135 may be operated by different clock signals, and a clock signal in which jitter is added to the clock signal. May be operated. In this case, however, jitter should not be added to the switch that is switched off first.
  • the clock signal ⁇ 1 that does not add jitter is used for the clock that operates the switch 135, and the clock signal that adds jitter is used for the clock that operates the switch 131.
  • ⁇ 1 ′ may be used.
  • FIG. 18 is a functional block diagram for explaining an A / D converter (referred to as ADC in the drawing) including the sampling circuit 140 and the control circuit 139 shown in FIG.
  • the control circuit 139 supplies a non-jittered clock signal ⁇ 1 to the continuous unit 130a, and supplies a jittered clock signal ⁇ 2 ′ to the digital unit 130c, and a sample and hold unit 130b. Is supplied with a jittered clock signal ⁇ 2 ′.
  • the clock supplied to the digital unit 130c may be a clock signal ⁇ 1 ′ whose phase relationship with the clock supplied to the sample and hold unit 130b is inverted.
  • the control circuit 139 includes a clock signal generation unit 143, a jitter generation unit (denoted as Jitter_Gen. In FIG. 18) 141, and a jitter selection unit (denoted as Jitter_Sel. In FIG. 18) 142. .
  • the clock signal generator 143 generates a clock signal ⁇ 1 and a non-overlapping clock signal ⁇ 2 of opposite phase that does not become High at the same time as the clock signal ⁇ 1.
  • the jitter generator 141 adds jitter to the clock signal ⁇ 1 to generate a clock signal ⁇ 1 ′, adds jitter to the clock signal ⁇ 2 and does not become high simultaneously with the clock signal ⁇ 1 ′, and has a non-overlapping non-overlap including jitter.
  • a clock signal ⁇ 2 ′ is generated.
  • jitter is added only to the rising edge of the clock signal ⁇ 1 to generate the clock signal ⁇ 1 ′′.
  • This clock signal ⁇ 1 ′′ does not become high simultaneously with respect to each of the clock signals ⁇ 2 and ⁇ 2 ′. Clock signal.
  • the clock signal ⁇ 1 and the clock signals ⁇ 1 ′ and ⁇ 1 ′′ generated by adding jitter to the clock signal ⁇ 1 and the clock signals ⁇ 2 and ⁇ 2 ′ do not become high at the same time, and have a reversed phase and overlapping relationship. is there.
  • the clock signal ⁇ 2 ′ including the jitter generated by the jitter generating unit 141 is output to the sample and hold unit 130b, the clock signal ⁇ 1 without adding jitter is output to the continuous unit 130a, and the clock signal ⁇ 2 ′ including the jitter is output. It operates to output to the digital unit 130c.
  • the jitter generation unit 141 can be configured relatively easily by a delay circuit or the like that delays the clock signal.
  • FIGS. 19A to 19E are timing charts of clock signals ⁇ 1, ⁇ 1 ′, ⁇ 2, ⁇ 2 ′, and ⁇ 1 ′′.
  • 19A shows a timing chart of the clock signal ⁇ 1
  • FIG. 19B shows a timing chart of the clock signal ⁇ 1 ′
  • FIG. 19C shows a timing chart of the clock signal ⁇ 1 ′′
  • FIG. A timing chart of the signal ⁇ 2 is shown
  • (e) shows a timing chart of the clock signal ⁇ 2 ′.
  • the switch to which each clock signal is supplied is driven so that the switch is turned on during a period when the clock signal is High and turned off during a period when the clock signal is Low.
  • the clock signal ⁇ 1 ′′ to which jitter is added only at the rising edge of the clock signal is generated, for example, by inputting the clock signal ⁇ 1 and the clock signal ⁇ 1 ′ to the AND circuit.
  • FIG. 20 is a diagram for explaining a specific configuration of jitter selecting section 142 shown in FIG.
  • the jitter selecting unit 142 includes switch units 1301, 1302, and 1303 each including five switches.
  • the switch unit 1301 selects a clock signal output to the continuous unit 130a.
  • the switch unit 1302 selects a clock signal output to the sample and hold unit 130b.
  • the switch unit 1303 selects a clock signal output to the digital unit 130c.
  • the clock signals ⁇ 1 ′ and ⁇ 2 ′ with added jitter are output to the jitter selector 142.
  • the jitter selection unit 142 also receives clock signals ⁇ 1 and ⁇ 2 to which no jitter is added.
  • the jitter selection unit 142 selects the clock signal ⁇ 1 from the clock signals ⁇ 1, ⁇ 2, ⁇ 1 ′, ⁇ 2 ′, ⁇ 1 ′′, and outputs the selected clock signal ⁇ 2 ′ to the continuous unit 130a.
  • the clock signal ⁇ 2 ′ is selected and output to the digital unit 130c.
  • the jitter selection unit 142 is eliminated, the clock signal ⁇ 1 is directly output from the clock signal generation unit 143 to the continuous unit 130a, and the clock signal ⁇ 2 ′ is output from the jitter generation unit 141 to the sample and hold unit 130b. You may output directly to the digital part 130c.
  • the sample and hold unit 130b transmits the sampled signal, and the signal component is a DC component. Therefore, the signal component is modulated by jitter applied to the operation clock. It does not take. However, since periodic noise mixed from the A / D converter itself or other electronic devices is an AC component, the noise component is modulated by jitter applied to the operation clock, and a noise diffusion effect is obtained. In other words, it does not change to STF (Signal Transfer Function), only NTF (Noise Transfer Function) can be modulated by jitter, and mixed periodic noise can be efficiently separated from signal components. Therefore, the jitter generation unit can also be referred to as a frequency modulation signal generation unit that generates a signal for frequency modulation. Jitter can also be said to be a signal whose frequency varies. For this reason, without adding noise to the signal to be transmitted, only the noise in the in-band can be dispersed and the peak of the spectrum can be reduced.
  • STF Signal Transfer Function
  • NTF Noise Transfer Function
  • the embodiment 1-1 described above it is possible to enhance the resistance to noise of the A / D converter itself, instead of reducing noise generated from devices around the A / D converter. For this reason, the influence of noise on the A / D converter can be reduced by changing only the A / D converter without changing the configuration of other devices around the A / D converter.
  • the embodiment 1-1 can be realized only by adding a circuit for adding jitter to the clock signal. This eliminates the need for advanced semiconductor process technology and the increase in the number of pins on the chip, thereby preventing the A / D converter from increasing in cost. Furthermore, according to Embodiment 1-1, since the A / D converter can be disposed in close proximity to other devices without considering the influence of noise, the size of the device including the A / D converter can be reduced. Has an effect on
  • Embodiment 1-1 it is possible to reduce the noise suppression requirement for a decoupling capacitor that is generally provided for the purpose of reducing noise generated from devices around the A / D converter. . Further, according to Embodiment 1-1, since the noise suppression requirement for the decoupling capacitor can be reduced, it may be considered that the decoupling capacitor itself is unnecessary.
  • the digital unit 130c is operated by the clock signal ⁇ 2 'to which jitter is added.
  • the embodiment 1-1 is not limited to such a configuration, and the noise of the A / D converter itself may be input even when the clock signal ⁇ 2 to which no jitter is added is input to the digital unit 130c. The effect of enhancing the resistance to is not impaired at all. If jitter is added to the clock signal of the digital unit 130c, the noise peak of the signal output from the A / D converter is reduced, and the A / D converter reduces the influence of noise on other devices. Can do.
  • Embodiment 1-1 when the A / D converter is configured as a single unit, the control circuit 139 shown in FIG. 15 is provided in association with one sampling circuit.
  • the clock signal generation unit 143 of the A / D converter may be provided outside the A / D converter.
  • the control circuit 139 when the sampling circuit of the A / D converter shown in FIGS. 17 and 18 is configured as another device, the control circuit 139 may be provided outside the device.
  • Embodiment 1-2 of the present invention and an A / D converter using this sampling circuit will be described.
  • the difference between the embodiment 1-2 and the embodiment 1-1 described above is that the radiation signal due to the inrush current generated in the continuous portion is diffused, and therefore the clock signal ⁇ 1 ′′ with jitter added to the continuous portion is input. Then, jitter is added to the edge that is a trigger for determining the operation start time of the clock signal input to the continuous section, and jitter is added to the edge that is the trigger for determining the operation end time.
  • the radiation noise caused by the inrush current of the analog unit can be diffused to further effectively suppress the radiation noise.
  • FIG. 21 is a diagram for explaining the sampling circuit of the embodiment 1-2, and shows the sampling circuit 801 in FIG. 15 and a control circuit 139 common to a plurality of A / D converters.
  • the sampling circuit 140 in the embodiment 1-2 shown in FIG. 21 is input by the continuous unit 130a for inputting the analog input signal Ain and the continuous unit 130a, like the sampling circuit 140 in the embodiment 1-1.
  • a sample-and-hold unit 130b that intermittently samples the analog input signal Ain and holds and transfers the sampled signal.
  • the memory 803 and the arithmetic circuit 804 shown in FIG. 15 function as a digital unit 130c shown in FIG.
  • the control circuit 139 generates a clock signal ⁇ 1 ′ with jitter added to the rising and falling edges of the clock signal ⁇ 1, a clock signal ⁇ 1 with jitter added to the rising edge of the clock signal ⁇ 1, and no jitter added to the falling edge.
  • a clock signal ⁇ 2 ′ in which jitter is added to the rising and falling edges of the clock signal ⁇ 2 which is a non-overlapping signal and does not become high simultaneously with the clock signal ⁇ 1 is generated and output.
  • the control circuit 139 supplies a clock signal ⁇ 1 ′′ to which the jitter is added at the rising edge and the jitter is not added to the falling edge to the continuous part 130a, and the digital part 130c.
  • An arbitrary clock signal can be supplied to the unit 130c. For example, it is conceivable to supply a clock signal ⁇ 1 ′ whose phase relationship is inverted with respect to the clock signal supplied to the sample and hold unit 130b.
  • the continuous unit 130a includes a switch 131 that is turned on and off in accordance with the clock signal ⁇ 1 ′′ and a switch 135.
  • the on / off operation of the switch 131 and the switch 135 causes an analog input signal Ain to be input. It becomes the signal Vin.
  • the sample and hold unit 130b includes a capacitor 132 that samples the input signal Vin, holds the charge generated by the input signal Vin, and a switch 133 that transfers the charge held in the capacitor 132 to a subsequent stage.
  • the switch 133 performs a switching operation according to the clock signal ⁇ 2 ′.
  • the continuous unit 130a is operated with the clock signal ⁇ 1 ′′
  • the sample / hold unit 130b is operated with the clock signal ⁇ 2 ′.
  • the switch 131 and the switch 135 may be operated by different clock signals, or may be operated by a clock signal obtained by adding jitter to the clock signal. Jitter should not be added to the switch that switches off first, that is, when switch 135 is turned off first and switch 131 is turned off later, the clock that operates switch 135 is not jittered at the rising edge. The falling edge is set to the clock signal ⁇ 1 ”with no jitter added, and the switch 131 is operated. Or as a clock signal .phi.1 'plus jitter to the clock to be.
  • FIG. 22 is a functional block diagram for explaining an A / D converter (referred to as ADC in the figure) including the sampling circuit 140 and the control circuit 139 shown in FIG.
  • the control circuit 139 includes a clock signal generator 143, a jitter generator (denoted as Jitter_Gen. In FIG. 22) 141, and a jitter selector (denoted as Jitter_Sel. In FIG. 22) 142.
  • the clock signal generator 143 generates clock signals ⁇ 1 and ⁇ 2 that do not add jitter.
  • the jitter generator 141 adds jitter to the clock signals ⁇ 1 ′ and ⁇ 2 ′ obtained by adding jitter to the clock signals ⁇ 1 and ⁇ 2 and the rising edge which is a trigger for determining the operation start time of the clock signal ⁇ 1.
  • a clock signal ⁇ 1 ′′ to which no jitter is added is generated at the falling edge that is a trigger for determining the end time.
  • the jitter selector 142 generates clock signals ⁇ 1, ⁇ 2, ⁇ 1 ′, ⁇ 2 ′, ⁇ 1.
  • the clock signal ⁇ 2 ′ generated by the jitter generator 141 is selected and output to the sample and hold unit 130b and the digital unit 130c, and the clock signal ⁇ 1” is selected and output to the continuous unit 130a.
  • the clock signals ⁇ 1, ⁇ 2, ⁇ 1 ′, ⁇ 2 ′, ⁇ 1 ′′ are clearly shown in FIGS. 19A to 19 E, and the clock signals ⁇ 1 ′, ⁇ 2 ′ are Jitter is added to the falling edge. However, jitter is added only to the rising edge of the clock signal in the clock signal ⁇ 1 ′′.
  • the clock signal ⁇ 2 ′ is selected and supplied to the sample and hold unit 130b and the digital unit 130c shown in FIG. Then, the clock signal ⁇ 1 ′′ is supplied to the continuous unit 130a shown in FIG.
  • the signal component in the sample and hold operation of the continuous unit 130a is an AC component
  • the signal component is not added by adding jitter to the edge that is a trigger for determining the operation end time of the operation clock signal. No modulation is applied.
  • the edge which is a trigger for determining the start of operation
  • radiation noise caused by inrush current that occurs at the start of the sample and hold operation of the continuous part is diffused, and radiation noise is more effectively suppressed. can do.
  • the noise generated from the A / D converter itself is reduced, the resistance to the noise of the A / D converter itself is enhanced, and in addition, the inrush current generated in the continuous portion.
  • the resulting radiation noise is also diffused, and the noise can be further reduced. For this reason, the influence of noise on the A / D converter can be reduced by changing only the A / D converter without changing the configuration of other devices around the A / D converter.
  • the digital unit 130c is operated by the clock signal ⁇ 2 'to which jitter is added.
  • the present embodiment is not limited to such a configuration, and even if the clock signal ⁇ 2 to which no jitter is added is input to the digital unit 130c, the A / D converter itself is resistant to noise. The effect of strengthening is not impaired at all. If jitter is added to the clock signal of the digital unit 130c, the noise peak of the signal output from the A / D converter is reduced, and the A / D converter reduces the influence of noise on other devices. Can do.
  • the clock signal generation unit 143 may be provided outside the A / D converter.
  • the control circuit 139 may be provided outside the A / D converter.
  • the control circuit 139 generates the clock signals ⁇ 1, ⁇ 2, ⁇ 1 ′, ⁇ 2 ′, and ⁇ 1 ′′, and the jitter selection unit 142 selects one of these five types of clock signals. Therefore, the sampling circuit is operated without using the clock signal ⁇ 1 ′′ as in the embodiment 1-1, and the clock signal ⁇ 1 ′′ is supplied to the continuous unit 130a as in the embodiment 1-2. In the first embodiment 1-1, since the clock signal ⁇ 1 ′′ is not used, the control circuit 139 uses the clock signal ⁇ 1, ⁇ 2, ⁇ 1 ′, and ⁇ 2 ′ may be generated, and the jitter selection unit 142 may select any one of the four types of clock signals.
  • Embodiment 2 will be described.
  • the sampling circuit of the present invention is applied to a D / A converter.
  • Embodiments 2-1 and 2-2 will be described as specific examples of the sampling circuit of Embodiment 2.
  • the embodiment 2-1 is a sampling circuit using clock signals ⁇ 11 and ⁇ 12 not including jitter and clock signals ⁇ 11 ′ and ⁇ 12 ′ including jitter as clock signals.
  • the embodiment 2-2 is a sampling circuit using a clock signal ⁇ 11 ′′ in which jitter is added only at the rising edge of the clock signal ⁇ 11 in addition to the clock signals ⁇ 11, ⁇ 12, ⁇ 11 ′, and ⁇ 12 ′.
  • FIG. 23 is a diagram for explaining the D / A converter according to the embodiment 2-1.
  • the illustrated D / A converter includes a sampling circuit 160 and a control circuit 159-1.
  • the sampling circuit 160 intermittently samples an input signal (reference signal Vref, the sampled reference signal Vref is referred to as an input signal Vin) based on the input digital signal Din, and holds and transfers the sampled signal.
  • a hold unit 150b and a continuous unit 150a that outputs the signal transferred by the sample and hold unit 150b as an analog signal Aout are included.
  • the control circuit 159-1 generates and outputs clock signals ⁇ 11 and ⁇ 12 which do not include jitter and clock signals ⁇ 11 ′ and ⁇ 12 ′ to which jitter is added.
  • the clock signal ⁇ 12 to which no jitter is added is input to the continuous unit 150a, and the clock signal ⁇ 11 ′ to which jitter is added is input to the sample and hold unit 150b.
  • the sample-and-hold unit 150 b includes a capacitor 152 that accumulates charges generated by the input signal Vin, a switch 151 that accumulates in the capacitor 152, and a switch 153.
  • the switch 151 and the switch 153 perform a switching operation according to the clock signal ⁇ 11 ′.
  • the continuous unit 150a includes an operational amplifier 155, a feedback path 158 that inputs the analog output signal Aout of the operational amplifier 155 to the inverting input terminal, a capacitor 154 that accumulates charges generated by the analog output signal Aout on the feedback path 158, and a capacitor A switch 156 for transferring the charge accumulated in 152 to the analog output signal Aout and a switch 157 are included.
  • a clock signal ⁇ 12 having no jitter is output to the switches 156 and 157 of the continuous unit 150a, and the continuous unit 150a is operated by the clock signal ⁇ 12.
  • the continuous part 150 a further includes a capacitor 154.
  • This capacitor 154 forms an LPF, and the cutoff frequency of the LPF is determined by the capacitance ratio of the capacitors 154 and 152 and the switching frequency.
  • FIG. 24 is a diagram for explaining a D / A converter (denoted as DAC in the drawing) including the sampling circuit 160 and the control circuit 159-1 shown in FIG.
  • the control circuit 159-1 supplies a clock signal ⁇ 12 without adding jitter to the continuous unit 150a, and supplies a clock signal ⁇ 11 ′ with added jitter to the digital unit 150c.
  • a clock signal ⁇ 11 ′ with jitter added is supplied.
  • the control circuit 159-1 includes a clock signal generation unit 163 that generates clock signals ⁇ 11 and ⁇ 12 without adding jitter, and a jitter generation unit that generates clock signals ⁇ 11 ′ and ⁇ 12 ′ with addition of jitter (in FIG. 24).
  • 161 and a clock signal ⁇ 11, ⁇ 12, ⁇ 11 ′, ⁇ 12 ′ are input, the clock signal ⁇ 11 ′ generated by the jitter generator 161 is selected and output to the sample and hold unit 150b, and the clock signal a jitter selection unit (denoted as Jitter_Sel. in FIG. 24) 162-1 that operates to select ⁇ 11 ′ and output it to the digital unit 150c, and select the clock signal ⁇ 12 and output it to the continuous unit 150a. It is out.
  • the jitter selection unit 162-1 is eliminated, the clock signal ⁇ 11 ′ is directly output from the jitter generation unit 161 to the sample and hold unit 150b and the digital unit 150c, and the clock signal ⁇ 12 is directly output from the clock signal generation unit 163 to the continuous unit 150a. It may be output.
  • the embodiment 2-1 as in the embodiment 1-1, it is possible to modulate only the noise transfer function without modulating the signal transfer function of the D / A converter. For this reason, without adding noise to the signal to be transmitted, only the noise in the in-band can be dispersed and the peak of the spectrum can be reduced. Note that the feedback path via the capacitor 154 may be eliminated.
  • 25 (a) to 25 (d) are timing charts of the clock signals ⁇ 11, ⁇ 11 ′, ⁇ 12, and ⁇ 12 ′ described with reference to FIGS. 25A shows a timing chart of the clock signal ⁇ 11
  • FIG. 25B shows a timing chart of the clock signal ⁇ 11 ′
  • FIG. 25C shows a timing chart of the clock signal ⁇ 12
  • FIG. d) represents a timing chart of the clock signal ⁇ 12 ′.
  • the switch to which each clock signal is supplied is driven so as to be turned on when the clock signal is High and turned off when the clock signal is Low.
  • the jitters of the clock signals ⁇ 11 ′ and ⁇ 12 ′ are added only at the rise and fall of the clock signal ⁇ 11 and the clock signal ⁇ 12.
  • the rising edges of the clock signals ⁇ 11, ⁇ 12, ⁇ 11 ′, and ⁇ 12 ′ serve as triggers for determining the operation start times of the circuit elements that operate according to the clock signals.
  • the falling edge of each clock signal serves as an operation end time determination trigger for circuit elements that operate according to each clock signal.
  • the clock signal ⁇ 12 is a non-overlapping clock signal that does not become high simultaneously with the clock signal ⁇ 11.
  • the clock signal ⁇ 12 ' is a non-overlapping clock signal that does not become high at the same time as the clock signal ⁇ 11'.
  • These clock signals are the clock signal ⁇ 11 and the clock signal ⁇ 11 ′ generated by adding jitter to the clock signal ⁇ 11, and the clock signal ⁇ 12 and the clock signal ⁇ 12 ′ generated by adding jitter to the clock signal ⁇ 12, At the same time, it is in a non-overlapping relationship of reverse phase that does not become high.
  • FIG. 26 is a diagram for explaining a specific configuration of the jitter selector 162-1 shown in FIG.
  • the jitter selection unit 162-1 includes switch units 1501-1, 1502-1, and 1503-1 each including four switches.
  • the switch unit 1501-1 selects a clock signal output to the continuous unit 150a.
  • the switch unit 1502-1 selects a clock signal output to the sample / hold unit 150b, and the switch unit 1503-1 selects a clock signal output to the digital unit 150c.
  • the clock signal ⁇ 12 is selected from the clock signals ⁇ 11, ⁇ 11 ′, ⁇ 12, and ⁇ 12 ′ and supplied to the continuous unit 150a shown in FIG.
  • the clock signal ⁇ 11 ′ is selected from the clock signals ⁇ 1, ⁇ 1 ′, ⁇ 2, and ⁇ 2 ′, and is supplied to the sample and hold unit 150b shown in FIG. 24, and the clock signals ⁇ 11, ⁇ 11 ′, ⁇ 12, and ⁇ 12 ′ are clock signals.
  • ⁇ 11 ′ is selected and supplied to the digital unit 150c shown in FIG.
  • the embodiment 2-1 can be realized only by adding a circuit for adding jitter to the clock signal. This eliminates the need for advanced semiconductor process technology and the increase in the number of pins on the chip, thereby preventing an increase in cost of the D / A converter. Furthermore, according to Embodiment 2-1, since the D / A converter can be arranged close to other devices without considering the influence of noise, the size of the device including the D / A converter can be reduced. Has an effect.
  • the embodiment 2-1 it is possible to reduce a noise suppression request to a decoupling capacitor generally provided for the purpose of reducing noise generated from devices around the D / A converter. . Further, according to the embodiment 2-1, since the noise suppression requirement for the decoupling capacitor can be reduced, it can be considered that the decoupling capacitor itself is not required.
  • the embodiment 2-1 is not limited to the one that inputs the clock signal ⁇ 11 ′ with jitter added to the digital unit 150c. Even if the clock signal ⁇ 11 that does not add jitter is input to the digital unit 150c, the effect of enhancing the resistance to noise of the D / A converter itself is not impaired at all. Further, also in the embodiment 2-1, the clock signal generation unit 163 may be provided outside the D / A converter. Further, when the sampling circuit of the D / A converter shown in FIGS. 23 and 24 is configured as another device, the control circuit 159-1 may be provided outside the device.
  • the continuous unit 150a starts to output the signal transferred by the sample and hold unit 150b as an analog signal Aout at the rising edge that is a trigger for determining the operation start time, and determines the operation end time. At the falling edge as a trigger, the analog signal Aout at the operation end time is sampled and held until the next operation starts. Similar to the sampling circuit described above, when periodic noise is superimposed during sampling and holding at the operation end time, the noise is folded back into the analog signal Aout.
  • the present embodiment 2-2 is made to diffuse and reduce noise mixed in the continuous part.
  • the difference between the present embodiment 2-2 and the above-described embodiment 2-1 is that a noise-added clock signal is input to the continuous portion in order to diffuse noise mixed in the continuous portion.
  • jitter is not added to the edge that is a trigger for determining the operation start time of the clock signal input to the continuous unit, but jitter is added to the edge that is the trigger for determining the operation end time.
  • it is possible to efficiently separate the mixed periodic noise and the signal component by modulating only the periodic noise by the jitter without modulating the signal component of the analog output signal Aout.
  • FIG. 27 is a diagram for explaining the D / A converter of the embodiment 2-2.
  • the same components as those shown in the drawings used in the description of the embodiment 2-1 described above are given the same reference numerals. The description will be partially omitted.
  • the illustrated D / A converter includes a sampling circuit 160 and a control circuit 159-2.
  • the sampling circuit 160 describes an input signal (a reference signal is Vref and a sampled reference signal Vref is an input signal Vin) based on a digital signal Din (not shown) input to a digital unit (not shown in FIG. 27). ) Intermittently, and a sample / hold unit 150b that holds and transfers the sampled signal, and a continuous unit 150a that outputs the signal transferred by the sample / hold unit 150b as an analog signal Aout. Yes.
  • the continuous unit 150a includes an operational amplifier 155, a feedback path 158 that inputs the analog output signal Aout of the operational amplifier 155 to the inverting input terminal, a capacitor 154 that accumulates charges generated by the analog output signal Aout on the feedback path 158, and a capacitor A switch 156 for transferring the charge accumulated in 152 to the analog output signal Aout and a switch 157 are included.
  • the clock signal ⁇ 12 ′′ is input to the switches 156 and 157 of the continuous unit 150a, and the continuous unit 150a is operated by the clock signal ⁇ 12 ′′.
  • an LPF Low Pass Filter
  • the cutoff frequency of the LPF is determined by the capacitance ratio of the capacitor 154 and the capacitor 152 and the switching frequency.
  • such a capacitor 154 may not be provided.
  • the sample and hold unit 150b includes a capacitor 152 that accumulates charges generated by the input signal Vin, a switch 151 that accumulates in the capacitor 152, and a switch 153.
  • the switch 151 and the switch 153 perform a switching operation according to the clock signal ⁇ 11 '.
  • the control circuit 159-2 includes a clock signal ⁇ 11 ′ in which jitter is added to the rising and falling edges of the clock signal ⁇ 11, a clock signal ⁇ 12 ′ in which jitter is added to the rising and falling edges of the clock signal ⁇ 12, and the rising edge thereof. Generates a clock signal ⁇ 12 ′′ with no jitter and jitter at the falling edge.
  • the clock signal ⁇ 12 ′′ is output to the switches 156 and 157 of the continuous unit 150a, and the continuous unit 150a receives the clock.
  • the clock signal ⁇ 11 ′ is input to the switches 151 and 153 of the sample and hold unit 150b.
  • FIG. 28 is a functional block diagram for explaining a D / A converter (denoted as DAC in the figure) including the sampling circuit 160 and the control circuit 159-2 shown in FIG.
  • the control circuit 159-2 determines the clock signal generation unit 163 that generates the clock signals ⁇ 11 and ⁇ 12 that do not add jitter, the clock signals ⁇ 11 ′ and ⁇ 12 ′ that add jitter to the clock signals ⁇ 11 and ⁇ 12, and the operation start time.
  • a jitter generator (see FIG. 28) generates a clock signal ⁇ 12 ′′ in which jitter is not added to the rising edge, which is a trigger for the operation, and jitter is added to the falling edge, which is a trigger for determining the operation end time.
  • the jitter selecting unit operates to output to 150c, select the clock signal ⁇ 12 "and output to the continuous unit 150a.
  • the clock signal ⁇ 12 ′′ whose jitter appears only at the falling edge of the signal is generated.
  • the clock signal ⁇ 12 is a non-overlapping clock signal that does not become high simultaneously with the clock signal ⁇ 11.
  • the clock signal ⁇ 12 ' is a non-overlapping clock signal that does not become high at the same time as the clock signal ⁇ 11'.
  • These clock signals include a clock signal ⁇ 11 and a clock signal ⁇ 11 ′ generated by adding jitter to the clock signal ⁇ 11, and a clock signal ⁇ 12 ′ and ⁇ 12 ′′ generated by adding jitter to the clock signal ⁇ 12 and the clock signal ⁇ 12. Is a non-overlapping relationship of opposite phase that does not become High at the same time.
  • the signal component in the sample / hold operation of the continuous unit 150a is a DC component
  • the signal component is not modulated by jitter added to the operation clock signal.
  • periodic noise mixed from the D / A converter itself or other electronic equipment is an AC component
  • the noise component is modulated by jitter applied to the operation clock signal, and a noise diffusion effect is obtained.
  • Embodiment 2-2 does not change to STF, but can modulate only NTF by jitter, and efficiently separates periodic noise mixed in an analog output signal from signal components. Can do. For this reason, in the present embodiment 2-2, only the noise in the in-band can be dispersed without adding noise to the signal to be transmitted, and the peak of the noise spectrum can be reduced.
  • FIGS. 29A to 29E are timing charts of the clock signals ⁇ 11, ⁇ 11 ′, ⁇ 12, ⁇ 12 ′, and ⁇ 12 ′′ described in FIG. 27 and
  • FIG. 29A shows a timing chart of the clock signal ⁇ 11
  • FIG. 29B shows a timing chart of the clock signal ⁇ 11 ′
  • FIG. 29C shows a timing chart of the clock signal ⁇ 12
  • FIG. ) Represents a timing chart of the clock signal ⁇ 12 ′
  • FIG. 29E represents a timing chart of the clock signal ⁇ 12 ′′.
  • the switch to which each clock signal is supplied is driven so that the switch is turned on during a period when the clock signal is High and turned off during a period when the clock signal is Low.
  • the clock signals ⁇ 11 ′ and ⁇ 12 ′ have jitter added to the rising and falling edges of the clock signal.
  • jitter is added to the clock signal ⁇ 12 ′′ only at the falling edge of the clock signal.
  • the fluctuation of the start time of the operation of outputting the signal transferred by the sample / hold unit 150b as the analog signal Aout causes frequency modulation of the signal component.
  • the switches 156 and 157 of the continuous unit 150a By operating the switches 156 and 157 of the continuous unit 150a by the signal ⁇ 12 ′′, the start of the operation of outputting the signal transferred by the sample and hold unit 150b as the analog signal Aout is not affected by jitter. Therefore, the clock signal ⁇ 12 ′′ does not modulate the signal component of the analog output signal Aout.
  • ⁇ 12 ′′ is diffused by jitter at the timing when the end of the operation is determined, the mixed periodic noise can be diffused by jitter.
  • FIG. 30 is a diagram for explaining a specific configuration of the jitter selector 162-2 shown in FIG.
  • the jitter selecting unit 162-2 includes switch units 1501-2, 1502-2, and 1503-2 each including five switches.
  • the switch unit 1501-2 selects a clock signal output to the continuous unit 150a.
  • the switch unit 1502-2 selects a clock signal output to the sample and hold unit 150b.
  • the switch unit 1503-2 selects a clock signal output to the digital unit 150c.
  • the clock signal ⁇ 11 ′ is selected and supplied to the sample and hold unit 150b and the digital unit 150c shown in FIG.
  • the clock signal ⁇ 12 ′′ is supplied to the continuous unit 150a shown in FIG.
  • the present embodiment 2-2 described above does not reduce noise generated from devices around the D / A converter, like the sampling circuit and D / A converter of the embodiment 2-1 described above.
  • the resistance of the D / A converter itself to noise can be enhanced. For this reason, the influence of noise on the D / A converter can be reduced by changing only the D / A converter without changing the configuration of other devices around the D / A converter.
  • the embodiment 2-2 can be realized only by adding a circuit for adding jitter to the clock signal. This eliminates the need for advanced semiconductor process technology and the increase in the number of pins on the chip, thereby preventing an increase in cost of the D / A converter. Furthermore, since the D / A converter can be disposed close to other devices without considering the influence of noise in the present embodiment 2-2, it is possible to reduce the size of the device including the D / A converter. There is an effect.
  • the present embodiment 2-2 it is possible to reduce the noise suppression requirement for a decoupling capacitor generally provided for the purpose of reducing noise generated from devices around the D / A converter. Become. Moreover, according to this embodiment, since the noise suppression requirement for the decoupling capacitor can be reduced, it may be considered that the decoupling capacitor itself is unnecessary.
  • the present embodiment 2-2 also diffuses the periodic noise generated by the sample and hold operation in the continuous portion 150a because the clock signal ⁇ 12 ′′ with jitter added is also input to the continuous portion 150a.
  • noise is not superimposed on the analog output signal Aout by not adding jitter to the rising edge of the clock signal ⁇ 12 ′′.
  • the embodiment 2-2 is not limited to the one that inputs the clock signal ⁇ 11 ′ to which the jitter is added to the digital unit 150c. That is, even if the clock signal ⁇ 11 without adding jitter is input to the digital unit 150c, the effect of enhancing the resistance to noise of the D / A converter itself is not impaired at all.
  • the clock signal generation unit 163 may be provided outside the D / A converter.
  • the control circuit 159-2 may be provided outside the D / A converter.
  • the embodiment 2-2 is a sampling circuit using the clock signals ⁇ 11, ⁇ 12, ⁇ 11 ′, ⁇ 12 ′ and the clock signal ⁇ 11 ′′ in which jitter is added only to the rising edge of the clock signal ⁇ 11
  • the sampling circuit of the embodiment 2-1 can be realized by using only the clock signals ⁇ 11, ⁇ 12, ⁇ 11 ′, and ⁇ 12 ′ and switching the output destination.
  • the third embodiment is a codec (CODEC) in which the A / D converter described in the first embodiment and the D / A converter described in the second embodiment are mixedly mounted.
  • CODEC codec
  • FIG. 31 is a diagram for explaining the CODEC of the embodiment 3-1.
  • the same reference numerals as those described in the embodiments 1-1 and 2-1 denote the same reference numerals, and a description thereof will be omitted.
  • both the A / D converter and the D / A converter operate the sample and hold unit with a clock signal to which jitter has been added. Periodic noise caused by inrush current can be effectively diffused, and generation of dominant radiation noise itself can be suppressed.
  • both the A / D converter and the D / A converter operate the sample and hold unit with a clock signal added with jitter, so that the STF has By applying modulation only to the NTF without applying modulation, it is possible to suppress the influence of radiation noise generated by the A / D converter and D / A converter itself, and to perform D / A conversion. And the influence of the radiation noise generated by the A / D converter from others can be suppressed. Therefore, a synergistic noise suppressing effect by suppressing the generation of radiation noise and enhancing the resistance to radiation noise can be expected.
  • Embodiment 3-1 is advantageous for configuring a small CODEC.
  • it is possible to reduce the noise suppression requirement for a decoupling capacitor that is generally provided for the purpose of reducing noise generated from CODEC peripheral devices.
  • the noise suppression requirement for the decoupling capacitor can be reduced, it may be considered that the decoupling capacitor itself is unnecessary.
  • FIGS. 32A and 32B are diagrams for explaining the effect of the embodiment 3-1.
  • FIG. 32B shows an example in which a clock signal added with jitter is input to the digital part together with the sample and hold part.
  • FIG. 32A is a diagram for explaining the characteristics of the conventional CODEC.
  • FIG. 32B is a diagram for explaining the CODEC characteristics of the embodiment 3-1.
  • the vertical axis THD + N indicates the distortion of the CODEC output signal (the ratio of the signal portion of the output signal to noise at 20 Hz to 20 kHz).
  • 32A and 32B show the frequency difference between the sampling frequency of the A / D converter (sampling operation frequency) and the sampling frequency of the D / A converter.
  • the CODEC of Embodiment 3-1 has the same sampling frequency between the A / D converter and the D / A converter (the difference between the operating frequency on the horizontal axis). 0), even if the sampling frequency of the A / D converter and the D / A converter has a difference of about ⁇ 25 Hz, the distortion of the output signal is smaller than that of the prior art.
  • Embodiment 3-1 as described above both the asynchronous CODEC in which the A / D converter and the D / A converter operate with different sampling clocks, and the synchronous CODEC in which the same sampling clock operates, The distortion of the output signal can be reduced as compared with the prior art.
  • the frequency of the jitter added to the operation clock is 48 kHz to 384 kHz.
  • the embodiment 3-1 was able to reduce the distortion of the output signal as compared with the prior art, similarly to the result shown in FIG.
  • FIG. 31 illustrates a case where a codec in which the A / D converter described in the embodiment 1-1 and the D / A converter described in the embodiment 2-1 are mixed is described. And a codec in which the A / D converter described in the embodiment 1-2 and the D / A converter described in the embodiment 2-2 are mixedly supplied so as to supply a clock signal with jitter added. Is also possible.
  • FIG. 33 is a diagram for explaining the CODEC of the embodiment 3-2.
  • the embodiment 3-2 includes a jitter selection unit in a codec (CODEC) in which the A / D converter described in the embodiment 1-1 and the D / A converter described in the embodiment 2-1 are mixedly mounted. 142 and 162-1 are not provided. Even in this form, the same effect as the CODEC of Embodiment 3-1 can be obtained.
  • CODEC codec
  • the sampling circuit of the present invention is not limited to the one configured as an A / D converter, a D / A converter, and a CODEC, and may be used for, for example, a charge pump. Can do.
  • the scope of the present invention is not limited to the exemplary embodiments shown and described above, but includes all embodiments that bring about effects equivalent to those intended by the present invention.
  • the scope of the invention is not limited to the combinations of features of the invention defined by the claims, but may be defined by any desired combination of particular features among all the disclosed features. .
  • the present invention can be used for all electronic devices having D / A conversion and A / D conversion functions in addition to A / D converters, D / A converters, and CODECs.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

　コンテニアス部（１３０ａ）と、コンテニアス部（１３０ａ）によって入力されたアナログ信号に基づく入力信号を間欠的にサンプリングし、サンプリングされた信号を保持、転送するサンプル・ホールド部（１３０ｂ）と、サンプル・ホールド部（１３０ｂ）によって転送された信号を、デジタル信号として出力するデジタル部（１３０ｃ）と、を含むサンプリング回路（１４０）と、コンテニアス部（１３０ａ）に対しては、ジッタを加えないクロック信号（φ1）を供給し、サンプル・ホールド部（１３０ｂ）に対しては、ジッタを加えたクロック信号（φ2'）を供給する制御回路（１３９）と、によってＡ／Ｄ変換器を構成する。

Description

サンプリング回路、Ａ／Ｄ変換器、Ｄ／Ａ変換器、ＣＯＤＥＣ
　本発明は、サンプリング回路、サンプリング回路を含むＡ／Ｄ変換器、Ｄ／Ａ変換器、及びＣＯＤＥＣに関する。
　現在、電子機器に対する小型化の要求はますます強くなっていて、電子機器に搭載される電子部品は小型化され、電子部品同士はより近接して配置されるようになっている。電子部品同士を近接して配置すると、電子部品で発生したノイズが直接、または搭載基板や配線を介して他の電子部品に伝わり、他の電子部品の正常な動作を妨げる可能性がある。このため、近年の電子機器には、小型化と共に、ノイズの影響を抑止することが求められている（以下、ノイズ対策とも記す）。
　電子部品が発生するノイズが他の電子部品に影響することを防ぐには、一般的に、電子部品同士をノイズの影響が小さくなる程度に離して配置することや、電子部品を製造する際のプロセスにおいて、素子同士の配置や分離を工夫することが考えられる。また、入出力端子を電子部品の個々に分けて設けることも考えられる。
　しかし、電子部品を離して配置することは、上記した電子機器の小型化を妨げるために好ましくない。また、電子部品のプロセスによってノイズが外部に影響することを防ぐためには、高度なプロセス技術が必要になり、製造コストの上昇を招くために好ましくない。さらに、電子部品の入力端子や出力端子を分けることは、電子機器の多ピン化が起こり、電子部品を小型化することに不利になる。
　ところで、電子機器に搭載される電子部品に、Ｄ／Ａ変換器、あるいはＡ／Ｄ変換器がある。Ｄ／Ａ変換器、Ａ／Ｄ変換器は、電子機器のオーディオの機能等に多く利用される電子部品であり、特にノイズ対策が必要とされる電子部品である。
　Ｄ／Ａ変換器、Ａ／Ｄ変換器のノイズ対策の従来技術としては、例えば、特許文献１に記載された発明がある。特許文献１に記載された発明では、Ｄ／Ａ変換器、あるいはＡ／Ｄ変換器の入力信号の同期信号（制御用クロック信号）にジッタを付加している。このような特許文献１記載の発明によれば、出力信号を出力するための同期信号（変換用クロック信号）と制御用クロック信号とに起因するビートノイズの輻射を拡散させることが可能になる。
　このような従来技術は、Ａ／Ｄ変換器、Ｄ／Ａ変換器が発生する輻射ノイズを低減させ、ノイズの他の機器に対する影響を低減するという発想に基づいてなされたものである。
特開昭６２－６５３６号公報
　しかしながら、従来技術のように、Ｄ／Ａ変換器、Ａ／Ｄ変換器が各々発生する輻射ノイズを低減しても、発生したノイズが他方に与える影響を十分に低減することはできない。
　また、従来技術はデジタル部にのみジッタを加えるため、アナログ部の突入電流起因の周期ノイズを拡散することはできない。このため、従来技術の拡散効果は限定的なものになる。
　また、従来技術を用いて、個々の電子部品が発生する輻射ノイズが、直接、あるいは間接的にＤ／Ａ変換器、Ａ／Ｄ変換器に与える影響を低減するためには、電子機器内に搭載される複数の他の部品にジッタを入力する回路を設けなければならない。このような構成では、ジッタを入力する回路を多数設ける必要が生じ、電子機器の小型化が妨げられることが考えられる。
　本発明は、上記した点に鑑みてなされたものであって、電子部品の小型化を妨げることがなく、プロセス技術の高度化を回避しながら、電子機器に搭載される電子部品が受けるノイズの影響を低減することができるサンプリング回路、この回路を備えたＡ／Ｄ変換器、Ｄ／Ａ変換器、このようなＡ／Ｄ変換器とＤ／Ａ変換器とを混載したＣＯＤＥＣを提供することを目的とする。
　以下、デジタル部は一般的なデジタル回路を備え、量子化され、標本化された信号を伝達する。サンプル・ホールド部は一般的なスイッチトキャパシタ回路（ＳＣ回路）を備え、量子化されず、標本化された信号を伝達する。コンテニアス部は一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）を備え、量子化されず、標本化されていない信号を伝達する。
　本発明の一態様は、連続的な信号を伝達するコンテニアス部（例えば図１８に示したコンテニアス部１３０ａ）と、第１のクロック信号（例えば図１８に示すクロック信号φ2’）に基づいて動作し、前記コンテニアス部に接続され、標本化されかつ量子化されていない信号を伝達するサンプル・ホールド部（例えば図１８に示したサンプル・ホールド部１３０ｂ）と、前記サンプル・ホールド部に接続され、標本化及び量子化がされた信号を伝達するデジタル部（例えば図１８に示したデジタル部１３０ｃ）と、を備え、前記第１のクロック信号は、基になるクロック信号にジッタが加えられた信号であることを特徴とするサンプリング回路、である。
　前記コンテニアス部は入力されたアナログ信号をサンプリングし、前記サンプル・ホールド部は、前記コンテニアス部によってサンプリングされた信号を保持するものであってよい。
　前記コンテニアス部（例えば図１８に示すコンテニアス部１３０ａ）は第２のクロック信号（例えば図１８に示すクロック信号φ1）に基づいて動作し、前記第２のクロック信号は、基になるクロック信号にジッタが加えられていない信号であり、つまり基になるクロック信号そのものであり、さらに前記第１のクロック信号（例えば図１８に示すクロック信号φ2’）と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあってよい。
　前記コンテニアス部（例えば図２２に示すコンテニアス部１３０ａ）は第２のクロック信号（例えば図２２に示すクロック信号φ1”）に基づいて動作し、前記第２のクロック信号は、基になるクロック信号の、動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられ、かつ動作終了時刻を確定するためのトリガであるエッジにはジッタが加えられていない信号であり、さらに前記第１のクロック信号（例えば図２２に示すクロック信号φ2’）と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあってよい。
　前記サンプル・ホールド部（例えば図２４に示すサンプル・ホールド部１５０ｂ）は、前記デジタル部（例えば図２４に示すデジタル部１５０ｃ）からのデジタル信号に基づく基準信号をサンプリングし、前記コンテニアス部（例えば図２４に示すコンテニアス部１５０ａ）は、前記サンプル・ホールド部によってサンプリングされた信号をアナログ信号として転送するようになっていてよい。
　前記コンテニアス部（例えば図２４に示すコンテニアス部１５０ａ）は第２のクロック信号（例えば図２４に示すクロック信号φ12）に基づいて動作し、前記第２のクロック信号は、基になるクロック信号にジッタが加えられていない信号、つまり基になる信号そのものであり、さらに前記第１のクロック信号（例えば図２４に示すクロック信号φ11’）と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあってよい。
　前記コンテニアス部（例えば図２８に示すコンテニアス部１５０ａ）は第２のクロック信号（例えば図２８に示すクロック信号φ12”）に基づいて動作し、前記第２のクロック信号は、基になるクロック信号の、動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられず、動作終了時刻を確定するためのトリガであるエッジにはジッタが加えられた信号であり、さらに前記第１のクロック信号（例えば図２８に示すクロック信号φ11’）と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあってよい。
　本発明の他の態様は、入力されたアナログ信号をサンプリングするコンテニアス部（例えば図１８に示すコンテニアス部１３０ａ）と、前記コンテニアス部によってサンプリングされた信号を保持するサンプル・ホールド部（例えば図１８に示すサンプル・ホールド部１３０ｂ）と、前記サンプル・ホールド部からの信号をデジタル信号として出力するデジタル部（例えば図１８に示す１３０ｃ）と、を含むサンプリング回路（例えば図１８に示すサンプリング回路１４０）、及び前記サンプル・ホールド部に第１のクロック信号（例えば図１８に示すクロック信号φ2’を供給するクロック信号供給部（例えば図１８に示す制御回路１３９）を備え、前記第１のクロック信号は、基になるクロック信号にジッタが加えられた信号であることを特徴とするＡ／Ｄ変換器、である。
　前記クロック信号供給部は、前記コンテニアス部（例えば図１８に示すコンテニアス部１３０ａ）に第２のクロック信号（例えば図１８に示すクロック信号φ1）を供給し、前記第２のクロック信号は、基になるクロック信号にジッタが加えられていない信号、つまり基になるクロック信号そのものであり、さらに、前記第１のクロック信号（例えば図１８に示すクロック信号φ2’）と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあってよい。
　前記サンプル・ホールド部（例えば図１７に示すサンプル・ホールド部１３０ｂ）は、前記アナログ信号によって生じる電荷を蓄積する容量素子（例えば図１７に示すキャパシタ１３２）と、前記容量素子に蓄積された電荷を保持し、前記デジタル部（例えば図１８に示すデジタル部１３０ｃ）に転送する第１のスイッチング素子（例えば図１７に示すスイッチ１３３）と、を含み、前記第１のスイッチング素子は、前記第１のクロック信号（例えば図１７に示すクロック信号φ2’）にしたがってオン動作及びオフ動作をするものであってよい。
　前記クロック信号供給部（例えば図２２に示す制御回路１３９）は、前記コンテニアス部（例えば図２２に示すコンテニアス部１３０ａ）に第２のクロック信号（例えば図２２に示すクロック信号φ1”）を供給し、前記第２のクロック信号は、基になるクロック信号の、動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられ、動作終了時刻を確定するためのトリガであるエッジにはジッタが加えられていない信号であってよい。
　前記サンプル・ホールド部（例えば図２１に示すサンプル・ホールド部１３０ｂ）は、前記アナログ信号によって生じる電荷を蓄積する容量素子（例えば図２１に示すキャパシタ１３２）と、前記容量素子に蓄積された電荷を保持し、前記デジタル部（例えば図２２に示すデジタル部１３０ｃ）に転送する第１のスイッチング素子（例えば図２１に示すスイッチ１３３）と、を含み、前記第１のスイッチング素子は、前記第１のクロック信号（例えば図２１に示すクロック信号φ2’）によってオン動作及びオフ動作し、前記コンテニアス部（例えば図２１に示すコンテニアス部１３０ａ）は、前記容量素子に電荷を蓄積する第２のスイッチング素子（例えば図２１に示すスイッチ１３１、１３５）を含み、前記第２のスイッチング素子は、前記第２のクロック信号（例えば図２１に示すクロック信号φ1”）によってオン動作及びオフ動作をするものであってよい。
　前記クロック信号供給部（例えば図１８に示す制御回路１３９）は、前記デジタル部（例えば図１８に示すデジタル部１３０ｃ）に前記第１のクロック信号（例えば図１８に示すクロック信号φ2’）を供給するものであってよい。
　本発明の他の態様は、デジタル信号を出力するデジタル部（例えば図２４のデジタル部１５０ｃ）と、前記デジタル信号に基づく基準信号をサンプリングするサンプル・ホールド部（例えば図２４に示すサンプル・ホールド部１５０ｂ）と、前記サンプル・ホールド部によってサンプリングされた信号をアナログ信号として転送するコンテニアス部（例えば図２４に示すコンテニアス部１５０ａ）と、を含むサンプリング回路（例えば図２４に示すサンプリング回路１６０）、及び前記サンプル・ホールド部に第１のクロック信号（例えば図２４に示すクロック信号φ11’）を供給するクロック信号供給部（例えば図２４に示す制御回路１５９-1）を備え、前記第１のクロック信号は、基になるクロック信号にジッタが加えられた信号であることを特徴とするＤ／Ａ変換器、である。
　前記クロック信号供給部（例えば図２４に示す制御回路１５９-1）は、前記コンテニアス部（例えば図２４に示すコンテニアス部１５０ａ）に第２のクロック信号（例えば図２４に示すクロック信号φ12）を供給し、前記第２のクロック信号は、基になるクロック信号にジッタが加えられていない信号、つまり、基になるクロック信号そのものであり、さらに前記第１のクロック信号と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあってよい。
　前記サンプル・ホールド部（例えば図２３に示すサンプル・ホールド部１５０ｂ）は、前記基準信号によって生じる電荷を蓄積する容量素子（例えば図２３に示すキャパシタ１５２）と、前記容量素子に電荷を蓄積する第１のスイッチング素子（例えば図２３に示すスイッチ１５１、１５３）と、を含み、前記第１のスイッチング素子は、前記第１のクロック信号（例えば図２３に示すクロック信号φ11’）にしたがってオン動作及びオフ動作をするものであってよい。
　前記クロック信号供給部（例えば図２８に示す制御回路１５９-2）は、前記コンテニアス部（例えば図２８に示すコンテニアス部１５０ａ）に第２のクロック信号（例えば図２８に示すクロック信号φ12”）を供給し、前記第２のクロック信号は、基になるクロック信号の、動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられず、動作終了時刻を確定するためのトリガであるエッジにはジッタが加えられた信号であり、さらに前記第１のクロック信号（例えば図２８のφ11’）と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあってよい。
　前記サンプル・ホールド部（例えば図２７に示すサンプル・ホールド部１５０ｂ）は、前記基準信号によって生じる電荷を蓄積する容量素子（例えば図２７に示すキャパシタ１５２）と、前記容量素子に電荷を蓄積する第１のスイッチング素子（例えば図２７に示すスイッチ１５１、１５３）と、を含み、前記第１のスイッチング素子は、前記第１のクロック信号（例えば図２７に示すクロック信号φ11’）にしたがってオン動作及びオフ動作し、前記コンテニアス部（例えば図２７に示すコンテニアス部１５０ａ）は、前記容量素子（例えば図２７に示すキャパシタ１５２）に蓄積された電荷を転送する第２のスイッチング素子（例えば図２７に示すスイッチ１５６、１５７）を含み、前記第２のスイッチング素子は前記第２のクロック信号（例えば図２７に示すクロック信号φ12”）によってオン動作及びオフ動作をするものであってよい。
　前記クロック信号供給部（例えば図２４に示す制御回路１５９-1）は、前記デジタル部（例えば図２４に示すデジタル部１５０ｃ）に前記第１のクロック信号（例えば図２４に示すクロック信号φ11’）を供給するようになっていてよい。
　本発明の他の態様は、請求項８から請求項１３のいずれか１項に記載のＡ／Ｄ変換器（例えば図３１に示すＡ／Ｄ変換器ＡＤＣ）と、請求項１４から請求項１９のいずれか１項に記載のＤ／Ａ変換器（例えば図３１に示すＤ／Ａ変換器ＤＡＣ）と、を混載したことを特徴とするＣＯＤＥＣ、である。
　前記Ａ／Ｄ変換器と前記Ｄ／Ａ変換器とは非同期動作するものであってよい。
　本発明の一態様によれば、電子機器に搭載される電子部品が受けるノイズの影響を低減することができるサンプリング回路、この回路を備えたＡ／Ｄ変換器、Ｄ／Ａ変換器、このようなＡ／Ｄ変換器とＤ／Ａ変換器とを混載したＣＯＤＥＣを提供することができる。そして、このような効果を、ジッタが加えられたクロック信号に基づいてサンプル・ホールド部を動作させることによって得られるので、電子部品の小型化が妨げられることがない。また、プロセス技術を高度化する必要もない。
　さらに、ジッタが加えられたクロック信号に基づいてコンテニアス部を動作させることで、アナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制できる。
本発明の第１態様のサンプリング回路を説明するための図である。 サンプリング回路の、参照信号Ｖrefに周期ノイズがない場合の動作を説明するための図である。 サンプリング回路から出力される信号を説明するための図である。 サンプリング回路の、参照信号Ｖrefに周期ノイズがある場合の動作を説明するための図である。 周期ノイズについて説明するための図である。 サンプリング回路を含むＤ／Ａ変換器において、デジタル部のクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。 サンプリング回路を含むＤ／Ａ変換器において、デジタル部のクロック信号及び、サンプル・ホールド部のクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。 本発明の第２態様のサンプリング回路を説明するための図である。 本発明の第２態様のサンプリング回路の動作を説明するための図である。 サンプリング回路において、図９に示した動作をする場合の信号を説明するための図である。 本発明の第２態様のサンプリング回路の動作を説明するための他の図である。 図８に示したサンプリング回路において、動作をする場合に発生する周期ノイズを説明するための図である。 本発明の第２態様のＡ／Ｄ変換器において、デジタル部を動作させるクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。 本発明の第２態様のＡ／Ｄ変換器のデジタル部を動作させるクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。 実施形態１のパイプライン型Ａ／Ｄ変換器を示した図である。 パイプライン型Ａ／Ｄ変換器の、デジタル出力信号を算出する演算を例示するための図である。 実施形態１－１のサンプリング回路を説明するための図である。 実施形態１－１の、サンプリング回路と、制御回路とを含むＡ／Ｄ変換器を説明するための機能ブロック図である。 クロック信号φ1、φ1’、φ1”、φ2、φ2’のタイミングチャートを表した図である。 ジッタ選択部の具体的な構成を説明するための図である。 実施形態１－２のサンプリング回路を説明するための図である。 実施形態１－２の、サンプリング回路と、制御回路とを含むＡ／Ｄ変換器を説明するための機能ブロック図である。 実施形態２－１のサンプリング回路を説明するための図である。 実施形態２－１の、サンプリング回路と、制御回路とを含むＤ／Ａ変換器を説明するための機能ブロック図である。 クロック信号φ11、φ11’、φ12、φ12’のタイミングチャートを示した図である。 ジッタ選択部の具体的な構成を説明するための図である。 実施形態２－２のサンプリング回路を説明するための図である。 実施形態２－２の、サンプリング回路と、制御回路とを含むＤ／Ａ変換器を説明するための機能ブロック図である。 クロック信号φ11、φ11’、φ12、φ12’、φ12”のタイミングチャートを示した図である。 ジッタ選択部の具体的な構成を説明するための図である。 実施形態３のＣＯＤＥＣを説明するための図である。 実施形態３の効果を説明するための図である。 実施形態３のその他のＣＯＤＥＣを説明するための図である。
　以下、本発明を説明する。
　まず、本発明の実施形態の説明に先立って、本発明のサンプリング回路の考え方について説明する。なお、この説明では、本実施形態のサンプリング回路を適用したＤ／Ａ変換器を例にする。
　以下、デジタル部は一般的なデジタル回路を備え、、量子化され、標本化された信号を伝達する。サンプル・ホールド部は一般的なスイッチトキャパシタ回路（ＳＣ回路）を備え、量子化されず、標本化された信号を伝達する。コンテニアス部は一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）を備え、量子化されず、標本化されていない信号を伝達する。
　図１に示したサンプリング回路は、本実施形態の基礎となる態様（以下、「第１態様」とも記す）のサンプリング回路であり、第１態様のＤ／Ａ変換器におけるサンプリング回路を説明するための図である。
　図１に示したサンプリング回路は、信号をサンプル、ホールドするサンプル・ホールド部とアナログ信号を処理するコンテニアス部とを有し、キャパシタ１１１-1、１１２、１１３と、演算増幅器１２１-1と、を含んでいる。図１において、デジタル信号を扱うデジタル部は図示していない。
　キャパシタ１１１-1には、スイッチ１０１-1、１０２-1によってサンプリングされた参照信号Ｖref（サンプリング後の参照信号Ｖrefを入力信号Ｖinと記す）が加えられ、電荷が蓄積される。キャパシタ１１１-1に蓄積された電荷は、スイッチ１０１-1、１０２-1の切り替えにしたがって演算増幅器１２１-1の反転入力端子に入力される。演算増幅器１２１-1は、基準信号Ｖcomを非反転入力端子から入力し、アナログの出力信号Ｖoutを出力する。
　ここで、図１に示す回路構成では、参照信号Ｖref、基準信号Ｖcomにノイズが重畳した場合、ノイズが、ゲイン０ｄＢで出力波形に現れる。そのため、ゲイン０ｄＢでノイズに対する感度が最も高い。第１態様では参照信号Ｖrefにノイズが重畳した場合について述べるが、参照信号Ｖref以外にノイズが重畳した場合でも同様の考察が適応できる。一例として、基準信号Ｖcomが挙げられる。
　図２（ａ）～（ｄ）は、参照信号Ｖrefに周期ノイズがない場合の、図１に示したＤ／Ａ変換器の動作を説明するための図である。
　図２（ａ）は参照信号Ｖrefのサンプリングタイミングを示している。図２（ｂ）はキャパシタ１１１-1が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを示し、図２（ｃ）は直流電圧である参照信号Ｖrefを示し、図２（ｄ）は演算増幅器１２１-1から出力される、アナログ信号である出力信号Ｖoutを示している。なお、図２（ｄ）において、実線で示した信号がキャパシタ１１１-1から転送されてきた電荷によって生じる入力信号Ｖinであり、キャパシタ１１２を介したフィードバックによって破線で示した出力信号Ｖoutが生成される。
　図３は、入力信号Ｖinの、出力信号Ｖoutへの表れ方を説明するための図である。図３中、グラフ（ａ）は、図１に示したキャパシタ１１１-1から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。
　図３中、グラフ（ｂ）はキャパシタ１１１-1が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示し、図３中、グラフ（ｃ）は出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。
　図３に示した（ａ）、（ｂ）、（ｃ）のいずれのグラフにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。また、図３中の、グラフ（ａ）、（ｂ）、（ｃ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
　図３中、グラフ（ａ）に示したように、キャパシタ１１１-1から出力された信号（図中にスペクトルｐ1で示す）は一定の周波数を有している。スペクトルｑは入力信号Ｖinにおけるノイズシェープされたフロアノイズを示す。スペクトルｐ1、ｑがスイッチ１０１-1、１０２-1によってサンプリングされ、ホールド、放出されると、畳み込みによってグラフ（ｃ）に示す出力信号Ｖoutが生成される。出力信号Ｖoutにおいて、スペクトルｐ1、ｑが、グラフ（ｃ）中に示す破線を軸として対称にミラーされている。
　次に、参照信号Ｖrefに周期ノイズがある場合について説明する。
　図４（ａ）～（ｄ）は、図１に示したサンプリング回路において、参照信号Ｖrefに周期ノイズがある場合のＤ／Ａ変換器の動作を説明するための図である。
　図４（ａ）は参照信号Ｖrefのサンプリングタイミングを示している。
　図４（ｂ）はキャパシタ１１１-1が参照信号Ｖrefによって蓄積された電荷をホールド、放出するタイミングを示している。図４（ａ）、（ｂ）に示すクロック信号が供給されるスイッチは、クロック信号がＨｉｇｈである区間でオンとなり、クロック信号がＬｏｗである区間でオフされるよう駆動される。
　図４（ｃ）は直流電圧である参照信号Ｖrefを示し、図４（ｄ）は演算増幅器１２１-1から出力される、アナログ信号である出力信号Ｖoutを示している。
　図４（ｃ）に示す周期ノイズＮ1が参照信号Ｖrefに発生している場合、Ｄ／Ａ変換器では、図４（ｄ）に示す出力信号Ｖoutにも周期ノイズＮ1に対応する周期ノイズＮ2が発生することになる。
　図４（ｃ）、（ｄ）に示した周期ノイズを、図５に示すグラフ（ａ）、（ｂ）、（ｃ）を使って説明する。
　図５は、入力信号Ｖinと、周期ノイズと、の出力信号Ｖoutへの表れ方を説明するための図である。図５中、グラフ（ａ）は、図１に示したキャパシタ１１１-1から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。
　図５中、グラフ（ｂ）はキャパシタ１１１-1が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示す。グラフ（ｃ）は出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。
　図５中の、グラフ（ａ）、（ｂ）、（ｃ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。グラフ（ａ）、（ｂ）、（ｃ）の各グラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
　図５中のグラフ（ａ）で示したスペクトルを図１に示したスイッチ１０１-1、１０２-1でサンプリングし、ホールド、放出すると、周期ノイズＮ2は折り返され、周期ノイズＮ2’がＤＣ付近に現れる。そして、図５中のグラフ（ｃ）に示すように、畳み込みによって周期ノイズＮ2’がグラフ（ｃ）中の破線を軸として対称にミラーされ出力信号Ｖoutが生成される。周期ノイズＮ2’は、Ｄ／Ａ変換器が例えばオーディオ機器に用いられる場合、出力音声に使用される周波数領域（以下、ｉｎ－ｂａｎｄとも記す）内に現れる。
　第１態様は、サンプリング回路等の機器を動作させるクロック信号にジッタを加えることにより、他の機器が出力する信号によってｉｎ－ｂａｎｄ内に現れる周期ノイズを拡散し、音声等の出力信号の信号品質が損なわれることを防ぐという技術思想に基づいてなされたものである。
　次に、本発明と従来技術との相違を明確にするため、前記した特許文献１に記載された従来技術について説明する。
　Ａ／Ｄ変換器、Ｄ／Ａ変換器は、非連続的な信号であるデジタル信号を処理するデジタル部、信号をサンプル、ホールドするサンプル・ホールド部（Ｓ／Ｈ部）、連続的な信号であるアナログ信号を処理するコンテニアス部（Ｃｏｎｔｉｎｕｏｕｓ部）、を備えるサンプリング回路を含んでいる。
　図６は、Ｄ／Ａ変換器において、デジタル部を動作させるクロック信号にジッタを加えた場合の、入力信号Ｖinと、周期ノイズと、の出力信号Ｖoutへの表れ方を説明するための図ある。
　図６中、グラフ（ａ）は、図１に示したキャパシタ１１１-1から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。
　図６中、グラフ（ｂ）は、キャパシタ１１１-1が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示す。図６中、グラフ（ｃ）は出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。
　図６中の、グラフ（ａ）、（ｂ）、（ｃ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。また、グラフ（ａ）、（ｂ）、（ｃ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
　従来技術では、Ｄ／Ａ変換器のデジタル部のクロック信号にジッタを加えている。このような従来技術によれば、図６中のグラフ（ａ）に示したように、周期ノイズＮ3のエネルギーがジッタを加える前よりも広い周波数領域に分散される。このため、周期ノイズＮ3のスペクトルのピークは、図５に示した周期ノイズＮ2のスペクトルのピークよりも低くなる。また、ｉｎ－ｂａｎｄ内に発生する周期ノイズＮ3’のスペクトルのピークも、周期ノイズＮ3と同様に低くなる。このような構成によれば、Ｄ／Ａ変換器自身が発生するノイズを小さくし、他の機器に与えるノイズの影響を低減することができる。
　上記した特許文献１に記載の発明に対し、第１態様では、図６に示した周期ノイズＮ3’のスペクトルのピークをさらに分散し、他の機器が発生するノイズによる影響を、自身で打ち消すことができるサンプリング回路等を提供することを目的としている。
　第１態様は、上記した目的を実現するため、Ｄ／Ａ変換器のサンプル・ホールド部のクロック信号にジッタを加えるようにした。
　図７は、Ｄ／Ａ変換器において、デジタル部のクロック信号及び、サンプル・ホールド部のクロック信号にジッタを加えた場合の、入力信号Ｖinと、周期ノイズと、の出力信号Ｖoutへの表れ方を説明するための図である。
　図７中の、グラフ（ａ）は、図１に示したキャパシタ１１１-1から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。
　図７中のグラフ（ｂ）はキャパシタ１１１-1が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示す。図７中のグラフ（ｃ）は出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。
　グラフ（ａ）、（ｂ）、（ｃ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。また、グラフ（ａ）、（ｂ）、（ｃ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
　グラフ（ａ）に示したように、デジタル部と共にサンプル・ホールド部にもジッタを加えたクロック信号を供給すると、アナログ部の突入電流起因の周期ノイズを拡散できるため、周期ノイズＮ4のスペクトルのピークを、図６に示した周期ノイズＮ3のスペクトルのピークより小さくできる。さらに、動作クロックにジッタが加えられているため、折り返し時に変調がかかり、ｉｎ－ｂａｎｄ内に発生する周期ノイズＮ4’のスペクトルのピークが、周期ノイズＮ4のスペクトルのピークよりもさらに小さくなっている。このことから、第１態様は、ｉｎ－ｂａｎｄ内に発生する周期ノイズを従来技術よりも低減できることが明らかである。
　このような第１態様によれば、図７に示した周期ノイズＮ4から周期ノイズＮ4’への変調において周波数拡散効果が得られるため、Ｄ／Ａ変換器においてｉｎ－ｂａｎｄ内に発生する周期ノイズを小さくすることができる。この周期ノイズはＤ／Ａ変換器が発生する周期ノイズのみに限定されるものではなく、一例としては同一基板上に搭載されたＡ／Ｄ変換器からの周期ノイズなどが挙げられる。このため、特に周期ノイズが動作に影響する電子部品に第１態様を適用することにより、この電子部品の周期ノイズを低減することができる。このような第１態様は、電子機器の小型化、構成の簡易化において有利である。
　次に、本実施形態のサンプリング回路を適用したＡ／Ｄ変換器を例に、本発明のサンプリング回路の考え方について説明する。
　図８に示したサンプリング回路は、本実施形態の基礎となる態様（以下、「第２態様」とも示す）のサンプリング回路である。
　このサンプリング回路は、コンテニアス部と、サンプル・ホールド部と、デジタル部と、を有している。このような構成のうち、デジタル部は、一般的なデジタル回路を有し、量子化され、標本化された信号を出力する。サンプル・ホールド部は、一般的なスイッチトキャパシタ回路（ＳＣ回路）を有し、量子化されず、標本化された信号を出力する。また、コンテニアス部は、一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）を有し、量子化されず、標本化されていない信号を出力する。
　なお、図８に示したサンプリング回路において、コンテニアス部はアナログ入力信号Ａinを入力する。サンプル・ホールド部はコンテニアス部によって入力されたアナログ入力信号Ａinを間欠的にサンプリングし、サンプリングされた信号をホールド、転送する。なお、図８において、デジタル信号を扱うデジタル部は図示していない。
　図８に示したサンプリング回路は、キャパシタ１１１-2と、演算増幅器１２１-2と、を含んでいる。キャパシタ１１１-2には、スイッチ１０１-2、１０２-2によってサンプリングされたアナログ入力信号Ａin（サンプリング後のアナログ入力信号Ａinを入力信号Ｖinと記す）が加えられ、電荷が蓄積される。キャパシタ１１１-2に蓄積された電荷は、スイッチ１０１-2、１０２-2、１０３の切り替えにしたがって演算増幅器１２１-2の反転入力端子に入力される。演算増幅器１２１-2は、基準信号Ｖcomを非反転入力端子から入力し、アナログ信号ＶＡinを出力する。
　ここで、図８に示す回路構成では、基準信号Ｖcomに周期ノイズが重畳した場合、周期ノイズは、ゲイン０ｄＢで出力波形に現れる。そのためゲイン０ｄＢで周期ノイズに対する感度が最も高い。第２態様では、先ず、基準信号Ｖcomに周期ノイズが重畳した場合について述べる。
　図９（ａ）～（ｆ）は、基準信号Ｖcomに周期ノイズがない場合の、第２態様のサンプリング回路の動作を説明するための図である。
　図９（ａ）はアナログ入力信号Ａinのサンプリングタイミングを示している。
　図９（ｂ）はキャパシタ１１１-2がアナログ入力信号Ａinによって蓄積された電荷をホールド、放出するタイミングを示している。
　図９（a）、（ｂ）に示すクロック信号が供給されるスイッチは、クロック信号がＨｉｇｈである区間でオンとなり、クロック信号がＬｏｗである区間でオフされるよう駆動される。
　図９（ｃ）はアナログ入力信号Ａinを示し、図９（ｄ）は直流電圧である基準信号Ｖcomを示し、図９（ｅ）はキャパシタ１１１-2から転送されてきた電荷によって生じるアナログ信号Ｖinを示している。
　図９（ｆ）は、演算増幅器１２１-2から出力されるアナログ信号である出力信号ＶＡinを示している。
　なお、図９（ｅ）において、破線で示した信号がアナログ入力信号Ａinであり、スイッチ１０１-2、１０２-2、１０３によってサンプリングされ、ホールド、放出されると、入力信号Ｖinが生成される。図９（ｆ）において、破線で示した信号がキャパシタ１１１-2から転送されてきた電荷によって生じるアナログ信号Ｖinであり、スイッチ１０３を介したフィードバックによって実線で示した出力信号ＶＡinが生成される。
　図１０中のグラフ（ａ）は、図８に示したキャパシタ１１１-2から出力される信号を説明するための図であり、アナログ信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。
　図１０中のグラフ（ｂ）は、演算増幅器１２１-2の出力信号であるＶＡinをフーリエ変換により周波数軸に変換したスペクトルを示している。
　図１０中の、グラフ（ａ）及び（ｂ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１０のグラフ（ａ）及びグラフ（ｂ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
　図１０中のグラフ(ａ)に示したように、キャパシタ１１１-2から出力された信号（図中にスペクトルＰ2で示す）は一定の周波数を有している。スペクトルＰ2がスイッチ１０１-2、１０２-2、１０３によってサンプリングされ、ホールド、放出されると、図１０中のグラフ（ｂ）に示す出力信号ＶＡin（図中にスペクトルｐ2で示す）が生成される。
　次に、基準信号Ｖcomに周期ノイズがある場合について説明する。
　図１１（ａ）～（ｆ）は、図８に示したサンプリング回路の、基準信号Ｖcomに周期ノイズがある場合の動作を説明するための図である。
　図１１（ａ）はアナログ入力信号Ａinのサンプリングタイミングを示している。
　図１１（ｂ）はキャパシタ１１１-2がアナログ入力信号Ａinによって蓄積された電荷をホールド、放出するタイミングを示している。
　図１１（ｃ）はアナログ入力信号Ａinを示し、図１１（ｄ）は直流電圧である基準信号Ｖcomを示し、図１１（ｅ）はキャパシタ１１１-2から転送されてきた電荷によって生じるアナログ信号Ｖinを示している。
　図１１（ｆ）は、演算増幅器１２１-2から出力されるアナログ信号である出力信号ＶＡinを示している。
　図１１（ｄ）に示す周期ノイズＮ11が基準信号Ｖcomに発生している場合、サンプリング回路では、周期ノイズＮ11を、演算増幅器１２１-2を介して出力信号Ｖinに重畳することになる。そのため周期ノイズを含んだ出力信号Ｖinをサンプル、ホールドすると出力信号ＶＡinにも周期ノイズＮ11に対応する周期ノイズＮ12が発生する。
　図１１（ｄ）、（ｅ）、（ｆ）に示した周期ノイズを、図１２に示すグラフ（ａ）、（ｂ）を使って説明する。
　図１２に示すグラフ（ａ）は、図８に示したキャパシタ１１１-2から出力される信号を説明するための図であり、アナログ信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルＰ2を示す。
　図１２中（ｂ）に示したグラフは演算増幅器１２１-2の出力信号であるＶＡinをフーリエ変換により周波数軸に変換したスペクトルｐ2を示している。
　図１２に示したグラフ（ａ）及び（ｂ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１２中のグラフ（ａ）、（ｂ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
　図１２中、グラフ（ａ）で示したスペクトルを図８に示したスイッチ１０１-2、１０２-2、１０３でサンプリングし、ホールド、放出すると、周期ノイズＮ12は折り返され、図１２（ｂ）に示すように周期ノイズＮ12’がＤＣ付近に現れる。周期ノイズＮ12’は、Ａ／Ｄ変換器が例えばオーディオ機器に用いられる場合、出力音声に使用される周波数領域、すなわちｉｎ－ｂａｎｄ内に現れる。
　第２態様は、サンプリング回路等の機器を動作させるクロック信号にジッタを加えることにより、他の機器が出力する信号によってｉｎ－ｂａｎｄ内に現れる周期ノイズを拡散し、音声等の出力信号の信号品質が損なわれることを防ぐという技術思想に基づいてなされている。
　次に、以上説明した第２態様と従来技術との相違を明確にするため、前記した特許文献１に記載された従来技術について説明する。
　Ａ／Ｄ変換器は、コンテニアス部（Ｃｏｎｔｉｎｕｏｕｓ部）と、サンプル・ホールド部（Ｓ／Ｈ部）と、デジタル部と、を備えるサンプリング回路を含んでいる。ここでは、図８に示したサンプリング回路をＡ／Ｄ変換器が備えるものとして説明する。
　図１３中、グラフ（ａ）及び（ｂ）は、Ａ／Ｄ変換器において、デジタル部を動作させるクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。
　１３に示すグラフ（ａ）は、図８に示したキャパシタ１１１-2から出力される信号を説明するための図であり、アナログ信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルＰ2を示す。
　図１３に示すグラフ（ｂ）は演算増幅器１２１-2の出力信号であるＶＡinをフーリエ変換により周波数軸に変換したスペクトルｐ2を示している。
　図１３中、（ａ）及び（ｂ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１３中のグラフ（ａ）及び（ｂ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
　従来技術では、Ａ／Ｄ変換器のデジタル部のクロック信号にジッタを加えている。このような従来技術によれば、図１３中、グラフ（ａ）に示したように、周期ノイズＮ13のエネルギーがジッタを加える前よりも広い周波数領域に分散される。このため、周期ノイズＮ13のスペクトルのピークは、図１２に示した周期ノイズＮ12のスペクトルのピークよりも低くなっている。また、ｉｎ－ｂａｎｄ内に発生する周期ノイズＮ13’のスペクトルのピークも、周期ノイズＮ13と同様に低くなる。このような構成によれば、Ａ／Ｄ変換器自身が発生するノイズを小さくし、他の機器に与えるノイズの影響を低減することができる。
　上記した特許文献１記載の発明に対し、第２態様では、図１３に示した周期ノイズＮ13’のスペクトルのピークをさらに分散し、他の機器が発生するノイズによる影響を、自身で打ち消すことができるサンプリング回路等を提供することを目的としている。
　第２態様は、上記した目的を実現するため、Ａ／Ｄ変換器のサンプル・ホールド部のクロック信号にジッタを加えるようにした。
　図１４に示すグラフ（ａ）、（ｂ）は、Ａ／Ｄ変換器において、デジタル部のクロック信号及び、サンプル・ホールド部のクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。
　図１４中の、グラフ（ａ）は、図８に示したキャパシタ１１１-2から出力される信号を説明するための図であり、アナログ信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルＰ2を示す。
　図１４中の、グラフ（ｂ）は演算増幅器１２１-2の出力信号であるＶＡinをフーリエ変換により周波数軸に変換したスペクトルｐ2を示している。
　図１４中のグラフ（ａ）、（ｂ）のいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１４に示すグラフ（ａ）、（ｂ）中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
　図１４中、グラフ（ａ）に示したように、デジタル部と共にサンプル・ホールド部にもジッタを加えたクロック信号を加えると、アナログ部の突入電流起因の周期ノイズを拡散できるため、周期ノイズＮ14のスペクトルのピークを、図１３に示した周期ノイズＮ13のスペクトルのピークより小さくできる。さらに、動作クロック信号にジッタが加えられているため、折り返し時に変調がかかり、周期ノイズＮ14’のスペクトルのピークが、周期ノイズＮ14のスペクトルのピークよりもさらに小さくなっている。このことから、第２態様は、ｉｎ－ｂａｎｄ内に発生する周期ノイズを従来技術よりも低減できることが明らかである。
　このような第２態様によれば、図１４に示した周期ノイズＮ14から周期ノイズＮ14’への変調において周波数拡散効果が得られるため、Ａ／Ｄ変換器においてｉｎ－ｂａｎｄ内に発生する周期ノイズを小さくすることができる。この周期ノイズはＡ／Ｄ変換器が発生する周期ノイズのみに限定されるものではなく、特に周期ノイズが動作に影響する電子部品に第２態様を適用し、この電子部品の周期ノイズを低減することができる。このような第２態様は、電子機器の小型化、構成の簡易化において有利である。
　次に、以上述べた考え方に基づく、本発明の実施形態１、実施形態２、実施形態３について説明する。
　まず、本発明のサンプリング回路を適用した実施形態１のＡ／Ｄ変換器を説明する。実施形態１では、Ａ／Ｄ変換器をパイプライン型Ａ／Ｄ変換器として構成している。
　図１５は、実施形態１のパイプライン型Ａ／Ｄ変換器を示した図である。
　実施形態１のパイプライン型Ａ／Ｄ変換器は、アナログ入力信号ＡinをＮビットのデジタル出力信号Ｄoutに変換する変換器である。このため、アナログ入力信号Ａinをサンプル、ホールドするサンプリング回路（図中にＳ／Ｈと記す）８０１と、各ビットを決定するための縦列接続されたｋ個のステージ（図中にＳと記す）Ｓ１、Ｓ２…Ｓｋと、各ステージにおいて決定されたｎ桁のデジタル出力信号ｄｊ（ｊは１～ｋ）を格納するメモリ８０３と、メモリ８０３に格納されたデジタル出力信号ｄｊに基づいてアナログ入力信号ＡinのＡ／Ｄ変換値であるデジタル出力信号Ｄoutを演算する演算回路８０４と、を有している。
　また、実施形態１では、Ａ／Ｄ変換器が、複数のステージを制御する制御回路１３９を備えるものとする。制御回路１３９は、各ステージに動作クロック信号を示すジッタを含まないクロック信号φ1、クロック信号φ1と同時にＨｉｇｈとならない逆相のノンオーバーラップクロックであって、ジッタを含まないクロック信号φ2、クロック信号φ1にジッタを加えたクロック信号φ1’、φ1”、クロック信号φ2にジッタを加えたクロック信号φ2’の少なくとも１つを出力する。
　サンプリング回路８０１は、アナログ入力信号Ａinをサンプルし、ホールドした値をアナログの入力信号ＶＡinとして第１番目のステージＳ１に送出する回路である。サンプリング回路８０１には、アナログスイッチとキャパシタとを含む無帰還サンプリング回路等が適用される。
　ステージＳ１～Ｓｋは直列に接続され、各々入力される入力信号ＶＡinに基づいてｎ桁のデジタル出力信号ｄｊをメモリ８０３に送出する。また、各ステージでは、前段から入力信号ＶＡinが入力され、デジタル出力信号ｄｊと入力信号ＶＡinとによって生成されたアナログの出力信号ＶＡoutが、次のステージに出力される。図中にステージＳ１を基準にした入力信号ＶＡin、出力信号ＶＡoutを示す。
　メモリ８０３は、ｋ個のステージＳ１～Ｓｋの各々からｎ桁のデジタル出力信号ｄｊを入力し、格納する。このため、メモリ８０３には、少なくとも、ｎビットのアドレスをｋ個格納できる半導体メモリ等が用いられる。
　演算回路８０４は、メモリ８０３に格納されたデジタル出力信号ｄｊに基づいて演算し、Ｎ桁のデジタル出力信号Ｄoutを出力する。デジタル出力信号Ｄoutを算出するための演算は、次のように行われる。
　すなわち、演算回路８０４は、ステージＳｋのデジタル出力ｄｋの最上位の桁と、ステージＳ（ｋ－１）のデジタル出力ｄ（ｋ－１）の最下位桁を２進法で加算する。さらに、加算の結果（加算値）に基づいて、ｄ（ｋ－１）の最上位桁と、ステージＳ（ｋ－２）のデジタル出力ｄ（ｋ－２）の最下位桁を、同じく２進法で加算する。
　このような処理を繰り返し、ステージＳ１のデジタル出力ｄ１の最下位桁とステージＳ２のデジタル出力ｄ２の最上位桁までを足し合わせる。足し合わされた最終的な結果は、デジタル出力信号Ｄoutとして出力される。
　図１６は、以上述べたデジタル出力信号Ｄoutを算出する演算を例示するための図である。
　図１６の例では、４個のステージＳ１～Ｓ４があって、各ステージＳ１～Ｓ４が、３桁のデジタル出力ｄ１～ｄ４をそれぞれ図１５に示したメモリ８０３に出力するものとする。より具体的には、デジタル出力ｄ１～ｄ４の値を、以下のように定める。
　ｄ１＝００１、ｄ２＝１００、ｄ３＝１０１、ｄ４＝１１１
　図１６の例では、隣接するステージによって出力されるデジタル出力の最上位桁と最下位桁とを加算した結果、デジタル出力信号Ｄoutとして、「０１００１１０１１」の値が得られる。
　次に、実施形態１のサンプリング回路の具体例として、実施形態１－１、及び実施形態１－２について説明する。実施形態１－１は、クロック信号として、ジッタを含まないクロック信号φ1、φ2と、ジッタを含むクロック信号φ1’、φ2’とを用いるサンプリング回路である。実施形態１－２は、上記クロック信号φ1、φ2、φ1’、φ2’に加えてさらに、クロック信号φ1の立ち上がりにのみジッタを加えたクロック信号φ1”も用いたサンプリング回路である。なお、実施形態１－１及び実施形態１－２においてサンプリング回路の基本的な構成は同一である。
　図１７は、実施形態１－１のサンプリング回路を説明するための図であって、図１５におけるサンプリング回路８０１を示し、複数のＡ／Ｄ変換器に共通の制御回路１３９を同時に示している。
　図１７に示したサンプリング回路１４０（図１５のサンプリング回路８０１に対応）は、アナログ入力信号Ａinを入力するコンテニアス部１３０ａと、コンテニアス部１３０ａによって入力されたアナログ入力信号Ａinを間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部１３０ｂと、を含んでいる。このような実施形態１では、図１５に示したメモリ８０３と演算回路８０４とが、後述の図１８に示すデジタル部１３０ｃとして機能する。
　パイプライン型Ａ／Ｄ変換器の各ステージに共通の制御回路１３９は、ジッタを含まないクロック信号φ1、φ2、ジッタが加えられたクロック信号φ1’、φ2’、クロック信号φ1の立ち上がりエッジにのみジッタが加えられたクロック信号φ1”を生成する。それらクロック信号のうち、クロック信号φ1はコンテニアス部１３０ａに入力され、クロック信号φ2’はサンプル・ホールド部１３０ｂに入力される。
　コンテニアス部１３０ａは、スイッチ１３１とスイッチ１３５と、を含んでおり、スイッチ１３１及びスイッチ１３５は、クロック信号φ1にしたがってオン、オフする。スイッチ１３１とスイッチ１３５と、のオン、オフ動作により、アナログの入力信号Ａinがサンプリングされて、入力信号Ｖinになる。
　サンプル・ホールド部１３０ｂは、入力信号Ｖinをサンプリングし、入力信号Ｖinによって生じた電荷を保持するキャパシタ１３２と、キャパシタ１３２に保持された電荷を後段のステージに転送するスイッチ１３３と、を含む。スイッチ１３３は、クロック信号φ2’にしたがってスイッチング動作を行っている。
　なお、実施形態１－１では、コンテニアス部１３０ａをクロック信号φ1で動作させ、サンプル・ホールド部１３０ｂを、ジッタを加えたクロック信号φ2’で動作させている。ただし、実施形態１－１は、このような構成に限定されるものでなく、例えばスイッチ１３１とスイッチ１３５と、を、異なるクロック信号によって動作させてもよく、クロック信号にジッタを加えたクロック信号によって動作させてもよい。ただし、この場合、先にスイッチオフするスイッチにはジッタを加えてはならない。すなわち、スイッチ１３５を先にオフし、スイッチ１３１を後にオフする場合、スイッチ１３５を動作させるクロックにはジッタを加えないクロック信号φ1を用い、スイッチ１３１を動作させるクロックにはジッタを加えたクロック信号φ1’を用いても良い。
　図１８は、図１７に示したサンプリング回路１４０と、制御回路１３９とを含むＡ／Ｄ変換器（図中、ＡＤＣと記す）を説明するための機能ブロック図である。
　制御回路１３９は、コンテニアス部１３０ａに対しては、ジッタを加えていないクロック信号φ1を供給し、デジタル部１３０ｃに対しては、ジッタを加えたクロック信号φ2’を供給し、サンプル・ホールド部１３０ｂに対しては、ジッタを加えたクロック信号φ2’を供給する。また、デジタル部１３０ｃに供給されるクロックはサンプル・ホールド部１３０ｂに供給されるクロックとの位相関係が反転であるクロック信号φ1’であっても良い。
　すなわち、制御回路１３９は、クロック信号生成部１４３と、ジッタ生成部（図１８中にＪｉｔｔｅｒ_Ｇｅｎ．と記す）１４１と、ジッタ選択部（図１８中にＪｉｔｔｅｒ_Ｓｅｌ．と記す）１４２と、を含んでいる。クロック信号生成部１４３は、クロック信号φ1と、クロック信号φ1とは同時にＨｉｇｈとならない、逆相のノンオーバーラップクロック信号φ2と、を生成する。ジッタ生成部１４１は、クロック信号φ1にジッタを加えてクロック信号φ1’を生成し、クロック信号φ2にジッタを加えてクロック信号φ1’と同時にＨｉｇｈとならない、逆相の、ジッタを含むノンオーバーラップクロック信号φ2’を生成する。また、クロック信号φ1の立ち上がりエッジにのみジッタを加えてクロック信号φ1”を生成する。このクロック信号φ1”は、クロック信号φ2、φ2’のそれぞれに対して、これらと同時にＨｉｇｈとならない、逆相のクロック信号である。これらクロック信号φ1及びこのクロック信号φ1にジッタが付加されて生成されるクロック信号φ1’、φ1”と、クロック信号φ2、φ2’とは、同時にＨｉｇｈとならない、逆相の、オーバーラップの関係にある。
　そして、ジッタ生成部１４１によって生成されたジッタを含むクロック信号φ2’をサンプル・ホールド部１３０ｂに出力し、ジッタを加えないクロック信号φ1をコンテニアス部１３０ａに出力し、ジッタを含むクロック信号φ2’をデジタル部１３０ｃに出力するように動作する。なお、ジッタ生成部１４１は、クロック信号を遅延させる遅延回路等によって比較的簡易に構成することができる。
　ここで、制御回路１３９で生成されるクロック信号φ1、φ2、φ1’、φ2’、φ1”について、具体的に説明する。
　図１９（ａ）～（ｅ）は、クロック信号φ1、φ1’、φ2、φ2’、φ1”のタイミングチャートを表した図である。
　図１９において、（ａ）はクロック信号φ1のタイミングチャートを表し、（ｂ）はクロック信号φ1’のタイミングチャートを表し、（ｃ）はクロック信号φ1”のタイミングチャートを表し、（ｄ）はクロック信号φ2のタイミングチャートを表し、（ｅ）はクロック信号φ2’のタイミングチャートを表す。
　各クロック信号が供給されるスイッチは、クロック信号がＨｉｇｈである区間にスイッチがオンとなり、クロック信号がＬｏｗである区間にオフするように駆動される。
　なお、クロック信号の立ち上りにのみジッタが付加されるクロック信号φ1”は、例えば、クロック信号φ1とクロック信号φ1’とをＡＮＤ回路に入力することによって生成される。
　図２０は、図１８に示したジッタ選択部１４２の具体的な構成を説明するための図である。
　図２０に示したように、ジッタ選択部１４２は、各々が５つのスイッチを含むスイッチユニット１３０１、１３０２及び１３０３を備えている。スイッチユニット１３０１はコンテニアス部１３０ａに出力されるクロック信号を選択する。スイッチユニット１３０２はサンプル・ホールド部１３０ｂに出力されるクロック信号を選択する。スイッチユニット１３０３はデジタル部１３０ｃに出力されるクロック信号を選択する。
　ジッタが加えられたクロック信号φ1’、φ2’は、ジッタ選択部１４２に出力される。このとき、ジッタ選択部１４２には、ジッタが加えられていないクロック信号φ1、φ2も入力されている。
　ジッタ選択部１４２は、クロック信号φ1、φ2、φ1’、φ2’、φ1”、からクロック信号φ1を選択し、コンテニアス部１３０ａに出力する。また、クロック信号φ2’を選択し、サンプル・ホールド部１３０ｂに出力し、クロック信号φ2’を選択し、デジタル部１３０ｃに出力する。
　なお、図１８に示した構成からジッタ選択部１４２をなくし、クロック信号生成部１４３からクロック信号φ1をコンテニアス部１３０ａに直接出力し、ジッタ生成部１４１からクロック信号φ2’をサンプル・ホールド部１３０ｂ、デジタル部１３０ｃに直接出力してもよい。
　このような実施形態１－１によれば、サンプル・ホールド部１３０ｂは標本化された信号を伝達しており、信号成分はＤＣ成分であるため、動作クロックに加えられたジッタにより信号成分は変調がかからない。しかし、Ａ／Ｄ変換器自身、または、他の電子機器から混入する周期ノイズはＡＣ成分であるため、動作クロックに加えられたジッタによりノイズ成分には変調がかかり、ノイズ拡散効果が得られる。換言すれば、ＳＴＦ（Ｓｉｇｎａｌ　Ｔｒａｎｓｆｅｒ　Ｆｕｎｃｔｉｏｎ）には変化せず、ＮＴＦ（Ｎｏｉｓｅ　Ｔｒａｎｓｆｅｒ　Ｆｕｎｃｔｉｏｎ）のみにジッタによる変調をかけることができ、混入する周期ノイズを信号成分と効率的に分離することができる。したがって、ジッタ生成部は、周波数変調をするための信号を生成する周波数変調信号生成部とも言うことができる。また、ジッタとは、周波数が変動する信号とも言うことができる。
　このため、伝達すべき信号にノイズを加えることなく、ｉｎ－ｂａｎｄ内のノイズだけを分散し、そのスペクトルのピークを低減することができる。
　以上説明した実施形態１－１によれば、Ａ／Ｄ変換器周辺の機器から発生するノイズを低減するのではなく、Ａ／Ｄ変換器自身のノイズに対する耐性を強化することができる。このため、Ａ／Ｄ変換器周辺の他の機器の構成を変更することなく、Ａ／Ｄ変換器のみを変更してＡ／Ｄ変換器に対するノイズの影響を低減することができる。
　また、実施形態１－１は、クロック信号にジッタを加える回路を追加することのみによって実現することができる。このため、高度な半導体プロセス技術やチップの多ピン化が不要になって、Ａ／Ｄ変換器の高コスト化を防ぐことができる。さらに、実施形態１－１によれば、ノイズの影響を考慮することなくＡ／Ｄ変換器を他の機器に充分近接させて配置することができるから、Ａ／Ｄ変換器を含む機器の小型化に効果を奏する。
　また、実施形態１－１では、Ａ／Ｄ変換器周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。また、実施形態１－１によれば、デカップリングコンデンサへのノイズ抑制要求を低減できることから、デカップリングコンデンサそのものを不要とすることも考えられる。
　なお、以上説明した実施形態１－１では、デジタル部１３０ｃを、ジッタが加えられたクロック信号φ2’によって動作させている。しかし、実施形態１－１は、このような構成に限定されるものでなく、デジタル部１３０ｃにジッタが加えられていないクロック信号φ2を入力するようにしても、Ａ／Ｄ変換器自身のノイズに対する耐性を強化する効果は全く損なわれることはない。デジタル部１３０ｃのクロック信号にジッタを加えるようにすれば、Ａ／Ｄ変換器から出力される信号のノイズのピークを低減し、Ａ／Ｄ変換器が他の機器に対するノイズの影響を低減することができる。
　さらに、実施形態１－１は、Ａ／Ｄ変換器を単体の構成とする場合、図１５に示した制御回路１３９が１つのサンプリング回路に対応付けて設けられる。また、実施形態１－１は、Ａ／Ｄ変換器のクロック信号生成部１４３をＡ／Ｄ変換器の外部に設けるものであってもよい。さらに、実施形態１－１は、図１７、１８に示したＡ／Ｄ変換器のサンプリング回路を他の機器として構成する場合、制御回路１３９を機器の外部に設けるものであってもよい。
　次に、本発明の実施形態１－２のサンプリング回路、このサンプリング回路を使ったＡ／Ｄ変換器を説明する。
　実施形態１－２と上記した実施形態１－１との相違は、コンテニアス部で発生する突入電流起因の輻射ノイズを拡散するため、コンテニアス部にもジッタを加えたクロック信号φ1”を入力させる点である。そして、コンテニアス部に入力させるクロック信号の動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられ、動作終了時刻を確定するためのトリガであるエッジにジッタを加えられていないことにより、アナログ部の突入電流起因の輻射ノイズを拡散し輻射ノイズをさらに効果的に抑制することができるものにした点である。
　図２１は、実施形態１－２のサンプリング回路を説明するための図であって、図１５におけるサンプリング回路８０１と、複数のＡ／Ｄ変換器に共通の制御回路１３９と、を示している。
　図２１に示した、実施形態１－２におけるサンプリング回路１４０は、上記実施形態１－１におけるサンプリング回路１４０と同様に、アナログ入力信号Ａinを入力するコンテニアス部１３０ａと、コンテニアス部１３０ａによって入力されたアナログ入力信号Ａinを間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部１３０ｂと、を含んでいる。このような実施形態１－２では、図１５に示したメモリ８０３と、演算回路８０４とが、後述の図２２に示すデジタル部１３０ｃとして機能する。
　制御回路１３９は、クロック信号φ1の立ち上り、立ち下りにジッタが加えられたクロック信号φ1’、クロック信号φ1の立ち上りにはジッタが加えられ、立ち下がりエッジにはジッタが加えられていないクロック信号φ1”、クロック信号φ1と同時にＨｉｇｈになることがない、ノンオーバーラップ信号であるクロック信号φ2の立ち上がり、立ち下りにジッタが加えられたクロック信号φ2’を生成し、出力する。
　制御回路１３９は、上記したクロック信号のうち、コンテニアス部１３０ａに対しては、立ち上りにはジッタが加えられ、立ち下がりエッジにはジッタが加えられていないクロック信号φ1”を供給し、デジタル部１３０ｃに対しては、ジッタを加えたクロック信号φ2’を供給し、サンプル・ホールド部１３０ｂに対しては、ジッタを加えたクロック信号φ2’を供給する。また、本実施形態１－２は、デジタル部１３０ｃには任意のクロック信号を供給することができ、例えば、サンプル・ホールド部１３０ｂに供給されるクロック信号と位相関係が反転されたクロック信号φ1’を供給することが考えられる。
　コンテニアス部１３０ａは、クロック信号φ1”にしたがってオン、オフするスイッチ１３１と、スイッチ１３５と、を含んでいる。スイッチ１３１と、スイッチ１３５と、のオン、オフ動作により、アナログの入力信号Ａinが入力信号Ｖinになる。
　サンプル・ホールド部１３０ｂは、入力信号Ｖinをサンプリングし、入力信号Ｖinによって生じた電荷を保持するキャパシタ１３２と、キャパシタ１３２に保持された電荷を後段のステージに転送するスイッチ１３３と、を含む。スイッチ１３３は、クロック信号φ2’にしたがってスイッチング動作を行っている。
　なお、本実施形態１－２では、コンテニアス部１３０ａをクロック信号φ1”で動作させ、サンプル・ホールド部１３０ｂをクロック信号φ2’で動作させている。ただし、本実施形態１－２は、このような構成に限定されるものでなく、例えば、スイッチ１３１とスイッチ１３５とを、異なるクロック信号によって動作させてもよく、クロック信号にジッタを加えたクロック信号によって動作させてもよい。ただし、この場合、先にスイッチオフするスイッチにはジッタを加えてはならない。すなわち、スイッチ１３５を先にオフし、スイッチ１３１を後にオフする場合、スイッチ１３５を動作させるクロックには、立ち上りにはジッタが加えられ立ち下がりエッジにはジッタが加えられていないクロック信号φ1”とし、スイッチ１３１を動作させるクロックにはジッタを加えたクロック信号φ1’としてもよい。
　図２２は、図２１に示したサンプリング回路１４０と、制御回路１３９とを含むＡ／Ｄ変換器（図中、ＡＤＣと記す）を説明するための機能ブロック図である。
　制御回路１３９は、クロック信号生成部１４３と、ジッタ生成部（図２２中にＪｉｔｔｅｒ_Ｇｅｎ．と記す）１４１と、ジッタ選択部（図２２中にＪｉｔｔｅｒ_Ｓｅｌ．と記す）１４２と、を含んでいる。クロック信号生成部１４３は、ジッタを加えないクロック信号φ1、φ2を生成する。ジッタ生成部１４１は、クロック信号φ1、φ2にジッタを加えたクロック信号φ1’、φ2’と、クロック信号φ1の動作開始時刻を確定するためのトリガである立ち上りエッジにはジッタが加えられ、動作終了時刻を確定するためのトリガである立ち下りエッジにはジッタが加えられていないクロック信号φ1”と、を生成する。ジッタ選択部１４２は、クロック信号φ1、φ2、φ1’、φ2’、φ1”、を入力し、ジッタ生成部１４１によって生成されたクロック信号φ2’を選択してサンプル・ホールド部１３０ｂ及びデジタル部１３０ｃに出力し、クロック信号φ1”を選択してコンテニアス部１３０ａに出力するように動作する。
　そして、クロック信号φ1、φ2、φ1’、φ2’、φ1”は、前記図１９（ａ）～（ｅ）より明らかなように、クロック信号φ1’、φ2’は、いずれもクロック信号の立ち上り及び立ち下りにジッタが付加されている。しかし、クロック信号φ1”には、クロック信号の立ち上りにのみジッタが付加されている。
　実施形態１－２におけるコンテニアス部１３０ａでは、アナログ入力信号をＡinとしてサンプル、ホールドする動作の終了時刻の揺らぎは信号成分に周波数変調を起こすが、本実施形態１－２は、このようなクロック信号φ1”によってコンテニアス部１３０ａのスイッチ１３１、１３５を動作させることにより、アナログ入力信号をＡinとしてサンプル、ホールドする動作の終了時刻にはジッタの影響を与えることがない。このため、クロック信号φ1”は、アナログ入力信号Ａinの信号成分に変調をかけることがない。また、クロック信号φ1”は、その動作開始が確定するタイミングがジッタによって拡散されるので、このとき発生する突入電流起因の輻射ノイズをジッタによって拡散することができる。
　以上のような構成において、実施形態１－２におけるジッタ選択部１４２によれば、クロック信号φ2’が選択され、図２２に示したサンプル・ホールド部１３０ｂ、デジタル部１３０ｃに供給される。そして、クロック信号φ1”が図２２に示したコンテニアス部１３０ａに供給される。
　このような構成によれば、コンテニアス部１３０ａのサンプル、ホールド動作における信号成分はＡＣ成分であるため、動作クロック信号の動作終了時刻を確定するトリガであるエッジにジッタを加えないことにより信号成分は変調がかからない。一方、動作開始を確定するためのトリガであるエッジにジッタを加えることで、コンテニアス部のサンプル、ホールド動作の開始時に発生する突入電流起因の輻射ノイズを拡散し、輻射ノイズをさらに効果的に抑制することができる。
　以上説明した本実施形態１－２によれば、Ａ／Ｄ変換器自身から発生するノイズを低減し、Ａ／Ｄ変換器自身のノイズに対する耐性を強化し、加えてコンテニアス部で発生する突入電流起因の輻射ノイズをも拡散し、ノイズをさらに低減することができる。このため、Ａ／Ｄ変換器周辺にある他の機器の構成を変更することなく、Ａ／Ｄ変換器のみを変更してＡ／Ｄ変換器に対するノイズの影響を低減することができる。また、複数個のＡ／Ｄ変換器を並列に接続して多チャンネル化する場合、あるいは複数個のＡ／Ｄ変換器を並列に接続して時間インターリーブ動作によって高速動作させる場合において、隣接する個々のＡ／Ｄ変換器から生じるキックバックノイズによるＡ／Ｄ変換器間の符号間干渉を低減することができる。
　なお、以上説明した本実施形態１－２では、デジタル部１３０ｃを、ジッタが加えられたクロック信号φ2’によって動作させている。しかし、本実施形態は、このような構成に限定されるものでなく、デジタル部１３０ｃにジッタが加えられていないクロック信号φ2を入力するようにしても、Ａ／Ｄ変換器自身のノイズに対する耐性を強化する効果は全く損なわれることはない。デジタル部１３０ｃのクロック信号にジッタを加えるようにすれば、Ａ／Ｄ変換器から出力される信号のノイズのピークを低減し、Ａ／Ｄ変換器が他の機器に対するノイズの影響を低減することができる。
　さらに、クロック信号生成部１４３は、Ａ／Ｄ変換器の外部に設けられるものであってもよい。また、図２２に示したＡ／Ｄ変換器のサンプリング回路を他の機器として構成する場合、制御回路１３９をＡ／Ｄ変換器の外部に設けるようにしてもよい。
　なお、上記実施形態１では、制御回路１３９は、クロック信号φ1、φ2、φ1’、φ2’、φ1”を生成し、ジッタ選択部１４２では、これら５種のクロック信号からいずれかの信号を選択する構成としている。そのため、サンプリング回路を、実施形態１－１のようにクロック信号φ1”を用いずに動作させるモードと、実施形態１－２のようにコンテニアス部１３０ａにクロック信号φ1”を供給して動作させるモードと、のいずれかのモードを任意に選択することができる。また、上記実施形態１－１では、クロック信号φ1”を用いていないため、制御回路１３９では、クロック信号φ1、φ2、φ1’、φ2’を生成し、ジッタ選択部１４２では、４種のクロック信号からいずれかの信号を選択する構成としてもよい。
　次に、実施形態２を説明する。
　実施形態２は、本発明のサンプリング回路を、Ｄ／Ａ変換器に適用したものである。
　実施形態２のサンプリング回路の具体例として、実施形態２－１、及び実施形態２－２について説明する。実施形態２－１は、クロック信号として、ジッタを含まないクロック信号φ11、φ12と、ジッタを含むクロック信号φ11’、φ12’とを用いるサンプリング回路である。実施形態２－２は、上記クロック信号φ11、φ12、φ11’、φ12’に加えて、さらにクロック信号φ11の立ち上がりにのみジッタを加えたクロック信号φ11”も用いたサンプリング回路である。
　まず、実施形態２－１について説明する。図２３は、実施形態２－１のＤ／Ａ変換器を説明するための図である。
　図示したＤ／Ａ変換器は、サンプリング回路１６０と、制御回路１５９-1と、を備えている。
　サンプリング回路１６０は、入力されたデジタル信号Ｄinに基づく入力信号（参照信号Ｖref、サンプリング後の参照信号Ｖrefを入力信号Ｖinと記す）を間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部１５０ｂと、サンプル・ホールド部１５０ｂによって転送された信号を、アナログ信号Ａｏｕｔとして出力するコンテニアス部１５０ａと、を含んでいる。
　制御回路１５９-1は、ジッタを含まないクロック信号φ11、φ12、ジッタが加えられたクロック信号φ11’、φ12’を生成し、出力する。ジッタが加えられていないクロック信号φ12はコンテニアス部１５０ａに入力され、ジッタが加えられたクロック信号φ11’はサンプル・ホールド部１５０ｂに入力される。
　サンプル・ホールド部１５０ｂは、入力信号Ｖinによって生じる電荷を蓄積するキャパシタ１５２と、キャパシタ１５２に蓄積するスイッチ１５１と、スイッチ１５３と、を含む。スイッチ１５１と、スイッチ１５３と、は、クロック信号φ11’にしたがってスイッチング動作を行っている。
　コンテニアス部１５０ａは、演算増幅器１５５と、演算増幅器１５５のアナログ出力信号Ａoutを反転入力端子に入力するフィードバック経路１５８と、フィードバック経路１５８上においてアナログ出力信号Ａoutによって生じる電荷を蓄積するキャパシタ１５４と、キャパシタ１５２に蓄積された電荷をアナログ出力信号Ａoutに転送するスイッチ１５６と、スイッチ１５７と、を含む。コンテニアス部１５０ａのスイッチ１５６、１５７には、ジッタがないクロック信号φ12が出力され、コンテニアス部１５０ａはクロック信号φ12によって動作する。
　コンテニアス部１５０ａは、さらにキャパシタ１５４を含む。このキャパシタ１５４によってＬＰＦが形成され、キャパシタ１５４とキャパシタ１５２の容量比とスイッチング周波数によってＬＰＦのカットオフ周波数が決まる。
　図２４は、図２３に示したサンプリング回路１６０と、制御回路１５９-1と、を含むＤ／Ａ変換器（図中、ＤＡＣと記す）を説明するための図である。
　制御回路１５９-1は、コンテニアス部１５０ａに対しては、ジッタを加えないクロック信号φ12を供給し、デジタル部１５０ｃに対しては、ジッタを加えたクロック信号φ11’を供給し、サンプル・ホールド部１５０ｂに対しては、ジッタを加えたクロック信号φ11’を供給する。
　すなわち、制御回路１５９-1は、ジッタを加えないクロック信号φ11、φ12を生成するクロック信号生成部１６３と、ジッタを加えたクロック信号φ11’、φ12’を生成するジッタ生成部（図２４中にJｉｔｔｅｒ_Ｇｅｎ．と記す）１６１と、クロック信号φ11、φ12、φ11’、φ12’を入力し、ジッタ生成部１６１によって生成されたクロック信号φ11’を選択してサンプル・ホールド部１５０ｂに出力し、クロック信号φ11’を選択してデジタル部１５０ｃに出力し、クロック信号φ12を選択してコンテニアス部１５０ａに出力するように動作するジッタ選択部（図２４中にＪｉｔｔｅｒ_Ｓｅｌ．と記す）１６２-1と、を含んでいる。
　なお、ジッタ選択部１６２-1をなくし、ジッタ生成部１６１からクロック信号φ11’をサンプル・ホールド部１５０ｂ、デジタル部１５０ｃに直接出力し、クロック信号生成部１６３からクロック信号φ12をコンテニアス部１５０ａに直接出力してもよい。
　このような実施形態２－１によれば、実施形態１－１と同様に、Ｄ／Ａ変換器の信号伝達関数には変調をかけず、ノイズ伝達関数にだけ変調をかけることができる。このため、伝達すべき信号にノイズを加えることなく、ｉｎ－ｂａｎｄ内のノイズだけを分散し、そのスペクトルのピークを低減することができる。
　なお、キャパシタ１５４を介したフィードバック経路はなくしてもよい。
　図２５（ａ）～（ｄ）は、図２３、図２４で説明したクロック信号φ11、φ11’、φ12、φ12’のタイミングチャートである。
　図２５（ａ）は、クロック信号φ11のタイミングチャートを表し、図２５（ｂ）はクロック信号φ11’のタイミングチャートを表し、図２５（ｃ）はクロック信号φ12のタイミングチャートを表し、図２５（ｄ）はクロック信号φ12’のタイミングチャートを表す。
　各クロック信号が供給されるスイッチは、クロック信号がＨｉｇｈである区間でオンとなり、クロック信号がＬｏｗである区間でオフされるよう駆動される。図２５（ｂ）、（ｄ）に示したように、クロック信号φ11’、φ12’のジッタは、クロック信号φ11、クロック信号φ12の立ち上り及び立ち下りにだけ付加される。なお、クロック信号φ11、φ12、φ11’、φ12’の立ち上がりは、各クロック信号によって動作する回路素子の動作開始時刻確定トリガとなる。また、各クロック信号の立ち下がりは、各クロック信号によって動作する回路素子の動作終了時刻確定トリガとなる。
　なお、クロック信号φ12はクロック信号φ11と同時にＨｉｇｈとなることのない、ノンオーバーラップクロック信号である。また、クロック信号φ12’はクロック信号φ11’と同時にＨｉｇｈとなることのない、ノンオーバーラップクロック信号である。これらクロック信号は、クロック信号φ11及びこのクロック信号φ11にジッタを付加して生成したクロック信号φ11’と、クロック信号φ12及びこのクロック信号φ12にジッタを付加して生成したクロック信号φ12’とは、同時にＨｉｇｈとなることのない、逆相の、ノンオーバーラップの関係にある。
　図２６は、図２４に示したジッタ選択部１６２-1の具体的な構成を説明するための図である。
　図２６に示したように、ジッタ選択部１６２-1は、各々が４つのスイッチを含むスイッチユニット１５０１-1、１５０２-1、１５０３-1を備えている。スイッチユニット１５０１-1は、コンテニアス部１５０ａに出力されるクロック信号を選択する。スイッチユニット１５０２-1はサンプル・ホールド部１５０ｂに出力されるクロック信号、スイッチユニット１５０３-1はデジタル部１５０ｃに出力されるクロック信号を選択する。ジッタ選択部１６２-1によれば、クロック信号φ11、φ11’、φ12、φ12’からクロック信号φ12が選択され、図２４に示したコンテニアス部１５０ａに供給される。また、クロック信号φ1、φ1’、φ2、φ2’からクロック信号φ11’が選択され、図２４に示したサンプル・ホールド部１５０ｂに供給され、クロック信号φ11、φ11’、φ12、φ12’からクロック信号φ11’が選択され、図２４に示したデジタル部１５０ｃに供給される。
　以上説明した実施形態２－１によれば、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減するのではなく、Ｄ／Ａ変換器自身のノイズに対する耐性を強化することができる。このため、Ｄ／Ａ変換器周辺の他の機器の構成を変更することなく、Ｄ／Ａ変換器のみを変更してＤ／Ａ変換器に対するノイズの影響を低減することができる。
　また、実施形態２－１は、クロック信号にジッタを加える回路を追加することのみによって実現することができる。このため、高度な半導体プロセス技術やチップの多ピン化が不要になって、Ｄ／Ａ変換器の高コスト化を防ぐことができる。さらに、実施形態２－１によれば、ノイズの影響を考慮することなくＤ／Ａ変換器を他の機器に近接させて配置することができるから、Ｄ／Ａ変換器を含む機器の小型化に効果を奏する。
　また、実施形態２－１では、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。また、実施形態２－１によれば、デカップリングコンデンサへのノイズ抑制要求を低減できることから、デカップリングコンデンサそのものを不要とすることも考えられる。
　なお、実施形態２－１は、デジタル部１５０ｃにジッタが加えられたクロック信号φ11’を入力するものに限定されるものではない。デジタル部１５０ｃにジッタを加えないクロック信号φ11を入力するようにしても、Ｄ／Ａ変換器自身のノイズに対する耐性を強化する効果は全く損なわれることはない。
　さらに、実施形態２－１においても、クロック信号生成部１６３はＤ／Ａ変換器の外部に設けられるものであってもよい。また、図２３、２４に示したＤ／Ａ変換器のサンプリング回路を他の機器として構成する場合、制御回路１５９-1を機器の外部に設けるものであってもよい。
　次に、本発明の実施形態２－２のサンプリング回路、このサンプリング回路を使ったＤ／Ａ変換器を説明する。
　本発明のサンプリング回路、Ｄ／Ａ変換器の発明者等は、その後、実施形態２－１のサンプリング回路のコンテニアス部における信号のサンプル、ホールド動作においてもＤ／Ａ変換器自身、または、他の電子機器から混入する周期ノイズが折り返されることを発見した。コンテニアス部１５０ａは、動作開始時刻を確定するためのトリガである立ち上がりエッジでは、サンプル・ホールド部１５０ｂによって転送された信号をアナログ信号Ａoutとして出力することを開始し、動作終了時刻を確定するためのトリガである立ち下りエッジでは、動作終了時刻のアナログ信号Ａoutを次の動作開始までサンプル、ホールドする。前記したサンプリング回路同様、動作終了時刻におけるサンプル、ホールド時に周期ノイズが重畳すると、アナログ信号Ａoutにノイズが折り返す。
　本実施形態２－２は、コンテニアス部で混入するノイズをも拡散し、低減するためになされたものである。
　本実施形態２－２と上記した実施形態２－１との相違は、コンテニアス部で混入するノイズを拡散するため、コンテニアス部にもジッタを加えたクロック信号を入力させる点である。そして、コンテニアス部に入力させるクロック信号の動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられず動作終了時刻を確定するためのトリガであるエッジにジッタを加える。これによりアナログ出力信号Ａoutの信号成分に変調をかけることなく、周期ノイズのみにジッタによる変調をかけることで、混入する周期ノイズと信号成分とを効率的に分離することができる。
　図２７は、本実施形態２－２のＤ／Ａ変換器を説明するための図である。
　なお、本実施形態２－２で示した図面に記された構成のうち、上記した実施形態２－１の説明に用いた図面に記された構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
　図示したＤ／Ａ変換器は、サンプリング回路１６０と、制御回路１５９-2と、を備えている。サンプリング回路１６０は、デジタル部（図２７には図示せず）に入力されたデジタル信号Ｄin（図示せず）に基づく入力信号（参照信号をＶref、サンプリング後の参照信号Ｖrefを入力信号Ｖinと記す）を間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部１５０ｂと、サンプル・ホールド部１５０ｂによって転送された信号を、アナログ信号Ａoutとして出力するコンテニアス部１５０ａと、を含んでいる。
　コンテニアス部１５０ａは、演算増幅器１５５と、演算増幅器１５５のアナログ出力信号Ａoutを反転入力端子に入力するフィードバック経路１５８と、フィードバック経路１５８上においてアナログ出力信号Ａoutによって生じる電荷を蓄積するキャパシタ１５４と、キャパシタ１５２に蓄積された電荷をアナログ出力信号Ａoutに転送するスイッチ１５６と、スイッチ１５７と、を含む。コンテニアス部１５０ａのスイッチ１５６、１５７には、前記したクロック信号φ12”が入力され、コンテニアス部１５０ａはクロック信号φ12”によって動作する。また、コンテニアス部１５０ａにおいては、キャパシタ１５４によってＬＰＦ（Low Pass Filter）が形成され、キャパシタ１５４とキャパシタ１５２の容量比とスイッチング周波数によってＬＰＦのカットオフ周波数が決まる。なお、本実施形態２－２では、このようなキャパシタ１５４はないものであってもよい。
　サンプル・ホールド部１５０ｂは、入力信号Ｖinによって生じる電荷を蓄積するキャパシタ１５２と、キャパシタ１５２に蓄積するスイッチ１５１と、スイッチ１５３と、を含む。スイッチ１５１と、スイッチ１５３と、は、クロック信号φ11’にしたがってスイッチング動作を行っている。
　制御回路１５９-2は、クロック信号φ11の立ち上がり及び立ち下がりにジッタが加えられたクロック信号φ11’と、クロック信号φ12の立ち上がり及び立ち下がりにジッタが加えられたクロック信号φ12’と、その立ち上がりにはジッタが加えられず、立ち下がりエッジにはジッタが加えられたクロック信号φ12”と、を生成する。クロック信号φ12”は、コンテニアス部１５０ａのスイッチ１５６、１５７に出力され、コンテニアス部１５０ａはクロック信号φ12”によって動作する。また、クロック信号φ11’はサンプル・ホールド部１５０ｂのスイッチ１５１、１５３に入力される。
　図２８は、図２７に示したサンプリング回路１６０と、制御回路１５９-2と、を含むＤ／Ａ変換器（図中、ＤＡＣと記す）を説明するための機能ブロック図である。
　制御回路１５９-2は、ジッタを加えないクロック信号φ11、φ12を生成するクロック信号生成部１６３と、クロック信号φ11、φ12にジッタを加えたクロック信号φ11’、φ12’、動作開始時刻を確定するためのトリガである立ち上がりエッジにはジッタが加えられず動作終了時刻を確定するためのトリガである立下りエッジにはジッタが加えられたクロック信号φ12”を生成するジッタ生成部（図２８中にＪｉｔｔｅｒ_Ｇｅｎ．と記す）１６１と、クロック信号φ11、φ12、φ11’、φ12’、φ12”を入力し、ジッタ生成部１６１によって生成されたクロック信号φ11’を選択してサンプル・ホールド部１５０ｂ及びデジタル部１５０ｃに出力し、クロック信号φ12”を選択してコンテニアス部１５０ａに出力するように動作するジッタ選択部（図２８中にＪｉｔｔｅｒ_Ｓｅｌ．と記す）１６２-2と、を含んでいる。一例として、クロック信号φ12とクロック信号φ12’とをＯＲ回路に入力することにより、信号の立ち下りにのみジッタが表れるクロック信号φ12”が生成される。
　なお、クロック信号φ12はクロック信号φ11と同時にＨｉｇｈとなることのない、ノンオーバーラップクロック信号である。また、クロック信号φ12’はクロック信号φ11’と同時にＨｉｇｈとなることのない、ノンオーバーラップクロック信号である。これらクロック信号は、クロック信号φ11及びこのクロック信号φ11にジッタを付加して生成したクロック信号φ11’と、クロック信号φ12及びこのクロック信号φ12にジッタを付加して生成したクロック信号φ12’、φ12”とは、同時にＨｉｇｈとなることのない、逆相の、ノンオーバーラップの関係にある。
　このような本実施形態２－２によれば、コンテニアス部１５０ａのサンプル、ホールド動作における信号成分はＤＣ成分であるため、動作クロック信号に加えられたジッタにより信号成分は変調がかからない。
　一方、Ｄ／Ａ変換器自身、または、他の電子機器から混入する周期ノイズはＡＣ成分であるため、動作クロック信号に加えられたジッタによりノイズ成分に変調がかかり、ノイズ拡散効果が得られる。
　換言すれば、本実施形態２－２は、ＳＴＦには変化せず、ＮＴＦのみにジッタによる変調をかけることができ、アナログ出力信号に混入される周期ノイズを信号成分と効率的に分離することができる。このため、本実施形態２－２は、伝達すべき信号にノイズを加えることなく、ｉｎ－ｂａｎｄ内のノイズだけを分散し、このノイズのスペクトルのピークを低減することができる。
　図２９（ａ）～（ｅ）は、図２７、図２８で説明したクロック信号φ11、φ11’、φ12、φ12’、φ12”のタイミングチャートを表した図である。
　図２９（ａ）はクロック信号φ11のタイミングチャートを表し、図２９（ｂ）はクロック信号φ11’のタイミングチャートを表し、図２９（ｃ）はクロック信号φ12のタイミングチャートを表し、図２９（ｄ）はクロック信号φ12’のタイミングチャートを表し、図２９（ｅ）はクロック信号φ12”のタイミングチャートを表す。
　各クロック信号が供給されるスイッチは、クロック信号がＨｉｇｈである区間にスイッチがオンとなり、クロック信号がＬｏｗである区間にオフするように駆動される。
　図２９（ａ）～（ｅ）より明らかなように、クロック信号φ11’、φ12’は、いずれもクロック信号の立ち上り及び立ち下りにジッタが付加されている。しかし、クロック信号φ12”には、クロック信号の立ち下りにのみジッタが付加されている。
　コンテニアス部１５０ａでは、サンプル・ホールド部１５０ｂによって転送された信号をアナログ信号Ａoutとして出力する動作の開始時刻の揺らぎは信号成分に周波数変調を起こすが、本実施形態２－２は、このようなクロック信号φ12”によってコンテニアス部１５０ａのスイッチ１５６、１５７を動作させることにより、サンプル・ホールド部１５０ｂによって転送された信号をアナログ信号Ａoutとして出力する動作の開始にはジッタの影響を与えることがない。このため、クロック信号φ12”は、アナログ出力信号Ａoutの信号成分に変調をかけることがない。また、φ12”は、その動作終了が確定するタイミングがジッタによって拡散されるので、混入する周期ノイズをジッタによって拡散することができる。
　図３０は、図２８に示したジッタ選択部１６２-2の具体的な構成を説明するための図である。
　図３０に示したように、ジッタ選択部１６２-2は、各々が５つのスイッチを含むスイッチユニット１５０１-2、１５０２-2、１５０３-2と、を備えている。スイッチユニット１５０１-2はコンテニアス部１５０ａに出力されるクロック信号を選択する。スイッチユニット１５０２-2はサンプル・ホールド部１５０ｂに出力されるクロック信号を選択する。スイッチユニット１５０３-2はデジタル部１５０ｃに出力されるクロック信号を選択する。
　ジッタ選択部１６２-2によれば、クロック信号φ11’が選択され、図２８に示したサンプル・ホールド部１５０ｂ、デジタル部１５０ｃに供給される。そして、クロック信号φ12”が図２８に示したコンテニアス部１５０ａに供給される。
　以上説明した本実施形態２－２は、先に説明した実施形態２－１のサンプリング回路、Ｄ／Ａ変換器と同様に、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減するのではなく、Ｄ／Ａ変換器自身のノイズに対する耐性を強化することができる。このため、Ｄ／Ａ変換器周辺の他の機器の構成を変更することなく、Ｄ／Ａ変換器のみを変更してＤ／Ａ変換器に対するノイズの影響を低減することができる。
　また、本実施形態２－２は、クロック信号にジッタを加える回路を追加することのみによって実現することができる。このため、高度な半導体プロセス技術やチップの多ピン化が不要になって、Ｄ／Ａ変換器の高コスト化を防ぐことができる。さらに、本実施形態２－２は、ノイズの影響を考慮することなくＤ／Ａ変換器を他の機器に近接させて配置することができるから、Ｄ／Ａ変換器を含む機器の小型化に効果を奏する。
　また、本実施形態２－２では、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。また、本実施形態によれば、デカップリングコンデンサへのノイズ抑制要求を低減できることから、デカップリングコンデンサそのものを不要とすることも考えられる。
　さらに、本実施形態２－２は、上記効果に加えて、コンテニアス部１５０ａにもジッタを付加したクロック信号φ12”を入力しているので、コンテニアス部１５０ａにおけるサンプル・ホールド動作によって生じる周期ノイズを拡散させ、そのピークを低くすることができる。また、本実施形態は、クロック信号φ12”の立ち上りにジッタを加えないことにより、アナログ出力信号Ａoutにノイズが重畳されることを防ぐことができる。
　なお、本実施形態２－２は、ジッタが加えられたクロック信号φ11’をデジタル部１５０ｃに入力するものに限定されるものではない。すなわち、ジッタを加えないクロック信号φ11をデジタル部１５０ｃに入力するようにしても、Ｄ／Ａ変換器自身のノイズに対する耐性を強化する効果は全く損なわれることはない。
　さらに、クロック信号生成部１６３は、Ｄ／Ａ変換器の外部に設けられるものであってもよい。また、図２７、図２８に示したＤ／Ａ変換器のサンプリング回路を他の機器として構成する場合、制御回路１５９-2をＤ／Ａ変換器の外部に設けるようにしてもよい。
　また、上記実施形態２－２は、クロック信号φ11、φ12、φ11’、φ12’と、クロック信号φ11の立ち上がりにのみジッタを加えたクロック信号φ11”とを用いたサンプリング回路であるため、実施形態２－２のサンプリング回路において、クロック信号φ11、φ12、φ11’、φ12’のみを用い、その出力先を切り替えることによって、上記実施形態２－１のサンプリング回路を実現することができる。したがって、実施形態２－２におけるサンプリング回路を、実施形態２－１のようにクロック信号φ1”を用いずに動作させるモードと、実施形態２－２のようにクロック信号φ1”も用いて動作させるモードと、のいずれかのモードを任意に選択できるように構成することも可能である。
　次に、本発明の実施形態３を説明する。
　実施形態３は、実施形態１で説明したＡ／Ｄ変換器と、実施形態２で説明したＤ／Ａ変換器とを混載した、コーデック（ＣＯＤＥＣ）である。
　まず、実施形態３－１にかかるＣＯＤＥＣを説明する。
　図３１は、実施形態３－１のＣＯＤＥＣを説明するための図である。
　図３１において、実施形態１－１、実施形態２－１で先に説明した構成と同様の符号には同様の符号を付し、その説明を略すものとする。
　このように、Ａ／Ｄ変換器とＤ／Ａ変換器とを混載すると、Ａ／Ｄ変換器、Ｄ／Ａ変換器が近接して配置されることになり、Ａ／Ｄ変換器、Ｄ／Ａ変換器が発生するノイズが、互いに他方に影響を及ぼす。
　しかし、実施形態３－１のＣＯＤＥＣによれば、Ａ／Ｄ変換器、Ｄ／Ａ変換器のいずれもが、サンプル・ホールド部を、ジッタを加えたクロック信号で動作させることにより、アナログ部の突入電流起因の周期ノイズを効果的に拡散することができ、支配的な輻射ノイズの発生そのものを抑制することができる。
　また、実施形態３－１のＣＯＤＥＣによれば、Ａ／Ｄ変換器、Ｄ／Ａ変換器のいずれもが、サンプル・ホールド部を、ジッタを加えたクロック信号で動作させることにより、ＳＴＦには変調をかけず、ＮＴＦにのみ変調をかけることにより、Ａ／Ｄ変換器、Ｄ／Ａ変換器それぞれ自身が発生する輻射ノイズの自身への影響を抑制することができ、さらに、Ｄ／Ａ変換器、Ａ／Ｄ変換器が発生する輻射ノイズの他者からの影響を抑制することができる。よって、輻射ノイズの発生の抑制と、輻射ノイズへの耐性強化と、による相乗的なノイズ抑制効果が期待できる。
　このため、ＣＯＤＥＣにおいて、ノイズを考慮することなく、Ａ／Ｄ変換器とＤ／Ａ変換器とを十分に近接して配置することができる。このような実施形態３－１は、小型のＣＯＤＥＣを構成するのに有利である。
　また、実施形態３－１では、ＣＯＤＥＣ周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。また、実施形態３－１によれば、デカップリングコンデンサへのノイズ抑制要求を低減できることから、デカップリングコンデンサそのものを不要とすることも考えられる。
　図３２（ａ）、（ｂ）は、実施形態３－１の効果を説明するための図である。
　なお、図３２（ｂ）は、サンプル・ホールド部とともに、デジタル部にもジッタを加えたクロック信号を入力した例である。
　図３２（ａ）は従来技術のＣＯＤＥＣの特性を説明するための図である。
　また、図３２（ｂ）は、実施形態３－１のＣＯＤＥＣの特性を説明するための図である。
　図３２（ａ）、（ｂ）の縦軸ＴＨＤ＋Ｎは、ＣＯＤＥＣの出力信号のディストーション（２０Ｈｚ～２０ｋＨｚにおける出力信号のシグナル部分とノイズの割合）を示している。また、図３２（ａ）、（ｂ）の横軸は、Ａ／Ｄ変換器のサンプリング周波数（サンプリング動作の周波数）とＤ／Ａ変換器のサンプリング周波数との周波数差を示している。
　図３２（ａ）、（ｂ）を比較すると明らかなように、実施形態３－１のＣＯＤＥＣは、Ａ／Ｄ変換器とＤ／Ａ変換器とのサンプリング周波数が等しい（横軸の動作周波数差０）場合であっても、Ａ／Ｄ変換器とＤ／Ａ変換器とのサンプリング周波数が約±２５Ｈｚ程度の差を有する場合であっても、従来技術よりも出力信号のディストーションが小さい。このような実施形態３－１は、Ａ／Ｄ変換器とＤ／Ａ変換器とが異なるサンプリングクロックで動作する非同期型のＣＯＤＥＣにおいても、同一のサンプリングクロックで動作する同期型のＣＯＤＥＣにおいても、出力信号のディストーションを従来技術よりも低減することができる。
　また、実施形態３－１では、動作クロックに加えるジッタの周波数を４８ｋＨｚ～３８４ｋＨｚとした。４８ｋＨｚ～３８４ｋＨｚのジッタの周波数のいずれにおいても、実施形態３－１は、図３２（ｂ）に示した結果と同様に、出力信号のディストーションを従来技術よりも低減することができた。
　なお、図３１では、実施形態１－１で説明したＡ／Ｄ変換器と実施形態２－１で説明したＤ／Ａ変換器とを混載したコーデックを構成した場合について説明したが、コンテニアス部へもジッタを付加したクロック信号を供給するようにした、実施形態１－２で説明したＡ／Ｄ変換器及び実施形態２－２で説明したＤ／Ａ変換器とを混載したコーデックを構成することも可能である。
　次に、実施形態３－２にかかるＣＯＤＥＣを説明する。
　図３３は、実施形態３－２のＣＯＤＥＣを説明するための図である。
　この実施形態３－２は、実施形態１－１で説明したＡ／Ｄ変換器と、実施形態２－１で説明したＤ／Ａ変換器とを混載した、コーデック（ＣＯＤＥＣ）において、ジッタ選択部１４２、１６２-1がない構成となっている。この形態であっても、実施形態３－１のＣＯＤＥＣと同様の効果が得られる。
　なお、本発明のサンプリング回路は、以上説明したように、Ａ／Ｄ変換器、Ｄ／Ａ変換器、ＣＯＤＥＣとして構成されるものに限定されるものではなく、例えば、チャージポンプ等に利用することができる。
　また、本発明の範囲は、以上図示され、記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、各請求項により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　本発明は、Ａ／Ｄ変換器、Ｄ／Ａ変換器、ＣＯＤＥＣの他、Ｄ／Ａ変換、Ａ／Ｄ変換の機能を持った電子機器全般に利用することができる。
　１０１-1、１０１-2、１０２-1、１０２-2、１３１、１３３、１３５、１５１、１５３、１５６、１５７　スイッチ
　１１１-1、１１１-2、１１２、１１３、１３２、１５２、１５４、１６１　キャパシタ
　１２１-1、１２１-2、１３４、１５５　演算増幅器
　１３０ａ、１５０ａ　コンテニアス部
　１３０ｂ、１５０ｂ　サンプル・ホールド部
　１３０ｃ、１５０ｃ　デジタル部
　１３８、１５８　フィードバック経路
　１３９、１５９-1、１５９-2　制御回路
　１４０、１６０　サンプリング回路
　１４１、１６１　ジッタ生成部
　１４２、１６２-1、１６２-2　ジッタ選択部
　１４３、１６３　クロック信号生成部

Claims (21)

  1. 　連続的な信号を伝達するコンテニアス部と、
    　第１のクロック信号に基づいて動作し、前記コンテニアス部に接続され、標本化されかつ量子化されていない信号を伝達するサンプル・ホールド部と、
    　前記サンプル・ホールド部に接続され、標本化及び量子化がされた信号を伝達するデジタル部と、
    　を備え、
    　前記第１のクロック信号は、基になるクロック信号にジッタが加えられた信号であることを特徴とするサンプリング回路。
  2. 　前記コンテニアス部は入力されたアナログ信号をサンプリングし、
    　前記サンプル・ホールド部は、前記コンテニアス部によってサンプリングされた信号を保持することを特徴とする請求項１に記載のサンプリング回路。
  3. 　前記コンテニアス部は第２のクロック信号に基づいて動作し、
    　前記第２のクロック信号は、基になるクロック信号にジッタが加えられていない信号であり、
    　さらに前記第１のクロック信号と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあることを特徴とする請求項２に記載のサンプリング回路。
  4. 　前記コンテニアス部は第２のクロック信号に基づいて動作し、
    　前記第２のクロック信号は、基になるクロック信号の、動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられ、かつ動作終了時刻を確定するためのトリガであるエッジにはジッタが加えられていない信号であり、
    　さらに前記第１のクロック信号と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあることを特徴とする請求項２に記載のサンプリング回路。
  5. 　前記サンプル・ホールド部は、前記デジタル部からのデジタル信号に基づく基準信号をサンプリングし、
    　前記コンテニアス部は、前記サンプル・ホールド部によってサンプリングされた信号をアナログ信号として転送することを特徴とする請求項１に記載のサンプリング回路。
  6. 　前記コンテニアス部は第２のクロック信号に基づいて動作し、
    　前記第２のクロック信号は、基になるクロック信号にジッタが加えられていない信号であり、
    　さらに前記第１のクロック信号と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあることを特徴とする請求項５に記載のサンプリング回路。
  7. 　前記コンテニアス部は第２のクロック信号に基づいて動作し、
    　前記第２のクロック信号は、基になるクロック信号の、動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられず、動作終了時刻を確定するためのトリガであるエッジにはジッタが加えられた信号であり、
    　さらに前記第１のクロック信号と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあることを特徴とする請求項５に記載のサンプリング回路。
  8. 　入力されたアナログ信号をサンプリングするコンテニアス部と、前記コンテニアス部によってサンプリングされた信号を保持するサンプル・ホールド部と、前記サンプル・ホールド部からの信号をデジタル信号として出力するデジタル部と、を含むサンプリング回路、及び前記サンプル・ホールド部に第１のクロック信号を供給するクロック信号供給部を備え、
    　前記第１のクロック信号は、基になるクロック信号にジッタが加えられた信号であることを特徴とするＡ／Ｄ変換器。
  9. 　前記クロック信号供給部は、前記コンテニアス部に第２のクロック信号を供給し、
    　前記第２のクロック信号は、基になるクロック信号にジッタが加えられていない信号であり、
    　さらに、前記第１のクロック信号と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあることを特徴とする請求項８に記載のＡ／Ｄ変換器。
  10. 　前記サンプル・ホールド部は、前記アナログ信号によって生じる電荷を蓄積する容量素子と、前記容量素子に蓄積された電荷を保持し、前記デジタル部に転送する第１のスイッチング素子と、を含み、
    　前記第１のスイッチング素子は、前記第１のクロック信号にしたがってオン動作及びオフ動作をすることを特徴とする請求項８または請求項９に記載のＡ／Ｄ変換器。
  11. 　前記クロック信号供給部は、前記コンテニアス部に第２のクロック信号を供給し、
    　前記第２のクロック信号は、基になるクロック信号の、動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられ、動作終了時刻を確定するためのトリガであるエッジにはジッタが加えられていない信号であることを特徴とする請求項８に記載のＡ／Ｄ変換器。
  12. 　前記サンプル・ホールド部は、前記アナログ信号によって生じる電荷を蓄積する容量素子と、前記容量素子に蓄積された電荷を保持し、前記デジタル部に転送する第１のスイッチング素子と、を含み、
    　前記第１のスイッチング素子は、前記第１のクロック信号によってオン動作及びオフ動作し、
    　前記コンテニアス部は、前記容量素子に電荷を蓄積する第２のスイッチング素子を含み、
    　前記第２のスイッチング素子は、前記第２のクロック信号によってオン動作及びオフ動作をすることを特徴とする請求項１１に記載のＡ／Ｄ変換器。
  13. 　前記クロック信号供給部は、前記デジタル部に前記第１のクロック信号を供給することを特徴とする請求項８から請求項１２のいずれか１項に記載のＡ／Ｄ変換器。
  14. 　デジタル信号を出力するデジタル部と、前記デジタル信号に基づく基準信号をサンプリングするサンプル・ホールド部と、前記サンプル・ホールド部によってサンプリングされた信号をアナログ信号として転送するコンテニアス部と、を含むサンプリング回路、及び前記サンプル・ホールド部に第１のクロック信号を供給するクロック信号供給部を備え、
    　前記第１のクロック信号は、基になるクロック信号にジッタが加えられた信号であることを特徴とするＤ／Ａ変換器。
  15. 　前記クロック信号供給部は、前記コンテニアス部に第２のクロック信号を供給し、
    　前記クロック信号は、基になるクロック信号にジッタが加えられていない信号であり、
    　さらに前記第１のクロック信号と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあることを特徴とする請求項１４に記載のＤ／Ａ変換器。
  16. 　前記サンプル・ホールド部は、前記基準信号によって生じる電荷を蓄積する容量素子と、前記容量素子に電荷を蓄積する第１のスイッチング素子と、を含み、
    　前記第１のスイッチング素子は、前記第１のクロック信号にしたがってオン動作及びオフ動作をすることを特徴とする請求項１４または請求項１５に記載のＤ／Ａ変換器。
  17. 　前記クロック信号供給部は、前記コンテニアス部に第２のクロック信号を供給し、
    　前記第２のクロック信号は、基になるクロック信号の、動作開始時刻を確定するためのトリガであるエッジにはジッタが加えられず、動作終了時刻を確定するためのトリガであるエッジにはジッタが加えられた信号であり、
    　さらに前記第１のクロック信号と前記第２のクロック信号とは逆相でありかつノンオーバーラップの関係にあることを特徴とする請求項１４に記載のＤ／Ａ変換器。
  18. 　前記サンプル・ホールド部は、前記基準信号によって生じる電荷を蓄積する容量素子と、前記容量素子に電荷を蓄積する第１のスイッチング素子と、を含み、
    　前記第１のスイッチング素子は、前記第１のクロック信号にしたがってオン動作及びオフ動作し、
    　前記コンテニアス部は、前記容量素子に蓄積された電荷を転送する第２のスイッチング素子を含み、
    　前記第２のスイッチング素子は、前記第２のクロック信号によってオン動作及びオフ動作をすることを特徴とする請求項１７に記載のＤ／Ａ変換器。
  19. 　前記クロック信号供給部は、前記デジタル部に前記第１のクロック信号を供給することを特徴とする請求項１４から請求項１８のいずれか１項に記載のＤ／Ａ変換器。
  20. 　請求項８から請求項１３のいずれか１項に記載のＡ／Ｄ変換器と、請求項１４から請求項１９のいずれか１項に記載のＤ／Ａ変換器と、を混載したことを特徴とするＣＯＤＥＣ。
  21. 　前記Ａ／Ｄ変換器と前記Ｄ／Ａ変換器とは非同期動作することを特徴とする請求項２０に記載のＣＯＤＥＣ。
PCT/JP2012/008400 2012-01-24 2012-12-27 サンプリング回路、ａ／ｄ変換器、ｄ／ａ変換器、ｃｏｄｅｃ WO2013111252A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US13/882,323 US8917196B2 (en) 2012-01-24 2012-12-27 Sampling circuit, A/D converter, D/A converter, and CODEC
EP12842682.2A EP2642666A4 (en) 2012-01-24 2012-12-27 SAMPLING CIRCUIT, A / D CONVERTER, CONVERTER N / A, CODEC
JP2013511201A JP5395983B1 (ja) 2012-01-24 2012-12-27 サンプリング回路、ａ／ｄ変換器、ｄ／ａ変換器、ｃｏｄｅｃ

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2012012368 2012-01-24
JP2012-012368 2012-01-24
JP2012-038980 2012-02-24
JP2012038980 2012-02-24
JP2012-077087 2012-03-29
JP2012077087 2012-03-29

Publications (1)

Publication Number Publication Date
WO2013111252A1 true WO2013111252A1 (ja) 2013-08-01

Family

ID=48873026

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/008400 WO2013111252A1 (ja) 2012-01-24 2012-12-27 サンプリング回路、ａ／ｄ変換器、ｄ／ａ変換器、ｃｏｄｅｃ

Country Status (4)

Country Link
US (1) US8917196B2 (ja)
EP (1) EP2642666A4 (ja)
JP (1) JP5395983B1 (ja)
WO (1) WO2013111252A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015520986A (ja) * 2012-05-16 2015-07-23 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ 標本化プロセスの妨害除去方法、および、当該妨害除去方法を実施するための装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5655034B2 (ja) * 2012-06-14 2015-01-14 旭化成エレクトロニクス株式会社 Ｄ／ａ変換器及びそのｄ／ａ変換器を用いたａ／ｄ変換器
US9236875B2 (en) * 2012-10-19 2016-01-12 Asahi Kasei Microdevices Corporation D/A converter
JP6436022B2 (ja) * 2015-09-03 2018-12-12 株式会社デンソー Ａ／ｄ変換器
KR102670077B1 (ko) 2018-10-05 2024-05-28 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS626536A (ja) 1985-07-02 1987-01-13 Sony Corp 信号変換装置
JPH0375976A (ja) * 1989-08-18 1991-03-29 Fujitsu Ltd 半導体集積回路装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2708007B2 (ja) 1995-03-31 1998-02-04 日本電気株式会社 サンプル・ホールド回路
JP2001006384A (ja) 1999-06-16 2001-01-12 Sharp Corp サンプル／ホールド回路とこれを用いた基準電圧発生回路
US6420989B1 (en) * 2001-01-22 2002-07-16 Credence Systems Corporation Programmable non-uniform clock signal generator
US7477079B2 (en) 2004-09-10 2009-01-13 Cirrus Logic, Inc. Single ended switched capacitor circuit
JP4268580B2 (ja) 2004-09-27 2009-05-27 旭化成エレクトロニクス株式会社 スイッチトキャパシタ回路
US7209061B2 (en) * 2005-03-30 2007-04-24 Silicon Laboratories, Inc. Method and system for sampling a signal
US7113117B1 (en) 2005-10-05 2006-09-26 Texas Instruments Incorporated Reducing the effect of noise present along with an input signal when sampling the input signal
GB2452524A (en) * 2007-09-06 2009-03-11 Cambridge Silicon Radio Ltd A jitter insensitive sigma-delta modulator
JP2009124447A (ja) 2007-11-14 2009-06-04 Fujitsu Ltd 標本化装置およびアナログディジタル変換装置
JP5142136B2 (ja) 2007-11-22 2013-02-13 日本信号株式会社 受信信号処理装置
US7671773B2 (en) * 2007-11-30 2010-03-02 Infineon Technologies Ag Jitter insensitive single bit digital to analog converter
US7852248B1 (en) * 2008-12-09 2010-12-14 Alvand Technology, Inc. Analog-to-digital converter (ADC) with reduced jitter sensitivity and power consumption
JP2010193089A (ja) 2009-02-17 2010-09-02 Toshiba Corp 離散時間系回路
JP5044595B2 (ja) 2009-03-23 2012-10-10 旭化成エレクトロニクス株式会社 Ａ／ｄ変換器およびその制御方法
JP2011040941A (ja) 2009-08-10 2011-02-24 Ricoh Co Ltd スペクトル拡散クロック生成装置、画像読取装置、画像形成装置、及びスペクトル拡散クロック生成方法
US8203472B2 (en) * 2010-09-20 2012-06-19 Raytheon Company Compensation of clock jitter in analog-digital converter applications
JP5678672B2 (ja) 2011-01-07 2015-03-04 富士通株式会社 受信回路及び電子装置
JP2012147153A (ja) 2011-01-11 2012-08-02 Renesas Electronics Corp 半導体集積回路およびその動作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS626536A (ja) 1985-07-02 1987-01-13 Sony Corp 信号変換装置
JPH0375976A (ja) * 1989-08-18 1991-03-29 Fujitsu Ltd 半導体集積回路装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2642666A4

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015520986A (ja) * 2012-05-16 2015-07-23 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ 標本化プロセスの妨害除去方法、および、当該妨害除去方法を実施するための装置

Also Published As

Publication number Publication date
US8917196B2 (en) 2014-12-23
EP2642666A4 (en) 2015-08-05
JPWO2013111252A1 (ja) 2015-05-11
EP2642666A1 (en) 2013-09-25
US20140062742A1 (en) 2014-03-06
JP5395983B1 (ja) 2014-01-22

Similar Documents

Publication Publication Date Title
JP5395983B1 (ja) サンプリング回路、ａ／ｄ変換器、ｄ／ａ変換器、ｃｏｄｅｃ
CN106685424B (zh) 用于模数转换器的微处理器辅助校准
US7551114B2 (en) Reducing power consumption in the early stages of a pipeline sub-ADC used in a time-interleaved ADC
JP5616525B2 (ja) Ｄ／ａ変換器
US8952836B2 (en) Pipeline analog-to-digital converter
JP2008124726A (ja) ランプ波発生回路およびａｄコンバータ
WO2013036204A1 (en) An analog-to-digital converter for a multi-channel signal acquisition system
US7304598B1 (en) Shared amplifier circuit
US20220209781A1 (en) Time-interleaved analog to digital converter having randomization and signal conversion method
US10277210B1 (en) Clock skew suppression for time-interleaved clocks
US20090289821A1 (en) Pipeline analog-to-digital converter having operational amplifier shared by sample and hold circuit and leading multiplying digital-to-analog converter
US9385741B2 (en) Digital-to-analog conversion apparatus for generating combined analog output by combining analog outputs derived from using different sampling clocks and related method thereof
KR20190021634A (ko) 연산 증폭기 이득 보상 기능을 가지는 이산-시간 적분기 회로
JP5547765B2 (ja) Ｄ／ａ変換器、ジッタ周波数制御回路
JP5547767B2 (ja) サンプリング回路、ａ／ｄ変換器、ｄ／ａ変換器、ｃｏｄｅｃ
JP5651142B2 (ja) Ｄ／ａ変換器
JP2013207695A (ja) Ｃｏｄｅｃ
US20160291935A1 (en) Spectral Shaping of Pseudorandom Binary Sequence
JP2011109560A (ja) アナログデジタル変換回路
Villa-Angulo et al. Bit-resolution improvement of an optically sampled time-interleaved analog-to-digital converter based on data averaging
JP2014060489A (ja) Ｄ／ａ変換器及びそのｄ／ａ変換器を用いたａ／ｄ変換器
JP2006033304A (ja) スイッチトキャパシタ回路及びパイプラインａ／ｄ変換器
JP5655034B2 (ja) Ｄ／ａ変換器及びそのｄ／ａ変換器を用いたａ／ｄ変換器
US11010136B2 (en) Random bit stream generator and method thereof
JP2008148026A (ja) Ａ／ｄ変換装置

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2013511201

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2012842682

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 13882323

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12842682

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE