JP5547767B2 - サンプリング回路、ａ／ｄ変換器、ｄ／ａ変換器、ｃｏｄｅｃ - Google Patents

Description

本発明は、サンプリング回路、サンプリング回路を含むＡ／Ｄ変換器、Ｄ／Ａ変換器、ＣＯＤＥＣ（コーデック）に関する。

現在、電子機器に対する小型化の要求はますます強くなっていて、電子機器に搭載される電子部品は小型化され、電子部品同士はより近接して配置されるようになっている。電子部品同士を近接して配置すると、電子部品で発生したノイズが直接、または搭載基板や配線を介して他の電子部品に伝わり、他の電子部品の正常な動作を妨げる可能性がある。このため、近年の電子機器には、小型化と共に、ノイズの影響を抑止することが求められている（以下、ノイズ対策とも記す）。

電子部品が発生するノイズが他の電子部品に影響することを防ぐには、一般的に、電子部品同士をノイズの影響が小さくなる程度に離して配置することや、電子部品を製造する際のプロセスにおいて、素子同士の配置や分離を工夫することが考えられる。また、入出力端子を電子部品の個々に分けて設けることも考えられる。
しかし、電子部品を離して配置することは、上記した電子機器の小型化を妨げるために好ましくない。また、電子部品のプロセスによってノイズが外部に影響することを防ぐためには、高度なプロセス技術が必要になり、製造コストの上昇を招くために好ましくない。さらに、電子部品の入力端子や出力端子を分けることは、電子機器の多ピン化が起こり、電子部品を小型化することに不利になる。

ところで、電子機器に搭載される電子部品に、Ｄ／Ａ変換器、あるいはＡ／Ｄ変換器がある。Ｄ／Ａ変換器、Ａ／Ｄ変換器は、電子機器のオーディオの機能等に多く利用される電子部品であり、特にノイズ対策が必要とされる電子部品である。
Ｄ／Ａ変換器、Ａ／Ｄ変換器のノイズ対策の従来技術としては、例えば、特許文献１に記載された発明がある。特許文献１に記載された発明では、Ｄ／Ａ変換器、あるいはＡ／Ｄ変換器の入力信号の同期信号（制御用クロック信号）にジッタを付加している。このような特許文献１記載の発明によれば、出力信号を出力するための同期信号（変換用クロック信号）と制御用クロック信号とに起因するビートノイズの輻射を拡散させることが可能になる。

このような従来技術は、Ａ／Ｄ変換器、Ｄ／Ａ変換器が発生する輻射ノイズを低減させ、ノイズの他の機器に対する影響を低減するという発想に基づいてなされたものである。

特開昭６２−６５３６号公報

しかしながら、従来技術のように、Ｄ／Ａ変換器、Ａ／Ｄ変換器が各々発生する輻射ノイズを低減しても、発生したノイズが他方に与える影響を十分に低減することはできない。
また、従来技術はデジタル部にのみジッタを加えるため、アナログ部の突入電流起因の周期ノイズを拡散することはできない。このため、従来技術の拡散効果は限定的なものになる。

また、従来技術を用いて、個々の電子部品が発生する輻射ノイズが、直接、あるいは間接的にＤ／Ａ変換器、Ａ／Ｄ変換器に与える影響を低減するためには、電子機器内に搭載される複数の他の部品にジッタを入力する回路を設けなければならない。このような構成では、ジッタを入力する回路を多数設ける必要が生じ、電子機器の小型化が妨げられることが考えられる。

本発明は、上記した点に鑑みてなされたものであって、電子部品の小型化を妨げることがなく、プロセス技術の高度化を回避しながら、電子機器に搭載される電子部品が受けるノイズの影響を低減することができるサンプリング回路、このサンプリング回路を備えたＡ／Ｄ変換器、Ｄ／Ａ変換器、このようなＡ／Ｄ変換器とＤ／Ａ変換器とを混載したＣＯＤＥＣを提供することを目的とする。

上記課題を解決するため、本発明の一態様のサンプリング回路は、標本化及び量子化されていない、連続する信号であるアナログ信号を出力するコンテニアス部（例えば図１４、１５に示したコンテニアス部１３０ａ）と、前記コンテニアス部に接続され、標本化された信号を前記コンテニアス部または外部に出力するサンプル・ホールド部（例えば図１４、１５に示したサンプル・ホールド部１３０ｂ）と、を含み、前記サンプル・ホールド部は、１以上の周波数を持つジッタが加えられたクロック信号に基づいて動作することを特徴とする。

また、本発明の一態様のサンプリング回路は、上記サンプリング回路において、前記ジッタが、一定の周波数を持つことが望ましい。
本発明の一態様のサンプリング回路は、上記サンプリング回路において、前記ジッタが、第１の周波数を持つ第１ジッタと、当該第１ジッタと異なる周波数を持つ第２ジッタと、を含むことが望ましい。

また、本発明の一態様のサンプリング回路は、上記サンプリング回路において、前記ジッタが、ランダムな周波数を持つことが望ましい。
また、本発明は、上記サンプリング回路において、前記サンプル・ホールド部が、標本化及び量子化がされた非連続の信号を出力するデジタル部に接続されることが望ましい。
本発明の一態様のサンプリング回路は、上記サンプリング回路において、前記コンテニアス部が、ジッタが加えられていないクロック信号に基づいて動作することが望ましい。

本発明の一態様のサンプリング回路は、標本化及び量子化がされた非連続の信号であるデジタル信号を出力するデジタル部（例えば図１５に示したデジタル部１３０ｃ）によって入力されたデジタル信号に基づく入力信号をサンプリングし、サンプリングされた前記信号を保持、転送するサンプル・ホールド部と、当該サンプル・ホールド部によって転送された信号を、アナログ信号として出力するコンテニアス部と、を備え、前記コンテニアス部は、ジッタが加えられていない第２クロック信号に基づいて動作し、前記サンプル・ホールド部は、１以上の周波数を持つジッタが加えられた第１クロック信号に基づいて動作することを特徴とする。

本発明の一態様のサンプリング回路は、上記サンプリング回路において、前記ジッタが、一定の周波数を持つことが望ましい。
本発明の一態様のサンプリング回路は、上記サンプリング回路において、前記ジッタが、第１の周波数を持つ第１ジッタと、当該第１ジッタと異なる周波数を持つ第２ジッタと、を含むことが望ましい。
本発明の一態様のサンプリング回路は、上記サンプリング回路において、前記ジッタが、ランダムな周波数を持つことが望ましい。

本発明の一態様のＡ／Ｄ変換器は、アナログ信号を入力するコンテニアス部（例えば図１４、１５に示したコンテニアス部１３０ａ）、当該コンテニアス部によって入力されたアナログ信号に基づく入力信号をサンプリングし、サンプリングされた前記信号を保持、転送するサンプル・ホールド部（例えば図１４、１５に示したサンプル・ホールド部１３０ｂ）、当該サンプル・ホールド部によって転送された信号を、デジタル信号として出力するデジタル部（例えば図１５に示したデジタル部１３０ｃ）、を含むサンプリング回路（例えば図１４、１５に示したサンプリング回路１４０）と、前記コンテニアス部に対しては、第１クロック信号にジッタを加えることなく供給し、前記サンプル・ホールド部に対しては、第２クロック信号に１以上の周波数を持つジッタを加えて供給するクロック信号供給部（例えば図１４、１５に示した制御回路１３９）と、を備えることを特徴とする。

本発明の一態様のＡ／Ｄ変換器は、上記Ａ／Ｄ変換器において、前記ジッタが、一定の周波数を持つことが望ましい。
本発明の一態様のＡ／Ｄ変換器は、上記Ａ／Ｄ変換器において、前記ジッタが、第１の周波数を持つ第１ジッタと、当該第１ジッタと異なる周波数を持つ第２ジッタと、を含むことが望ましい。

本発明の一態様のＡ／Ｄ変換器は、上記Ａ／Ｄ変換器において、ジッタが、ランダムな周波数を持つことが望ましい。
本発明の一態様のＡ／Ｄ変換器は、上記Ａ／Ｄ変換器において、前記サンプル・ホールド部が、前記入力信号によって生じる電荷を蓄積する容量素子と、当該容量素子に蓄積された電荷を、前記デジタル部に転送するスイッチング素子と、を含み、前記スイッチング素子は、ジッタが加えられた前記第２クロック信号にしたがってオン、オフ動作をすることを特徴とする。

本発明の一態様のＡ／Ｄ変換器は、上記Ａ／Ｄ変換器において、前記クロック信号供給部は、前記第２クロック信号を、ジッタを加えることなく、またはジッタを加えて前記デジタル部に供給することを特徴とする。
本発明の一態様のＤ／Ａ変換器は、デジタル信号を入力するデジタル部（例えば図１７に示したデジタル部１５０ｃ）、当該デジタル部によって入力されたデジタル信号に基づく入力信号をサンプリングし、サンプリングされた前記信号を保持、転送するサンプル・ホールド部（例えば図１６、１７に示したサンプル・ホールド部１５０ｂ）、当該サンプル・ホールド部によって転送された信号を、アナログ信号として出力するコンテニアス部（例えば図１６、１７に示したコンテニアス部１５０ａ）、を含むサンプリング回路（例えば図１６、１７に示したサンプリング回路１６０）と、前記コンテニアス部に対しては、第１クロック信号にジッタを加えることなく供給し、前記サンプル・ホールド部に対しては、第２クロック信号に１以上の周波数を持つジッタを加えて供給するクロック信号供給部（例えば図１６、１７に示した制御回路１５９）と、を備えることを特徴とする。

本発明の一態様のＤ／Ａ変換器は、上記Ｄ／Ａ変換器において、前記ジッタが、一定の周波数を持つことが望ましい。
本発明の一態様のＤ／Ａ変換器は、上記Ｄ／Ａ変換器において、前記ジッタが、第１の周波数を持つ第１ジッタと、当該第１ジッタと異なる周波数を持つ第２ジッタと、を含むことが望ましい。

本発明の一態様のＤ／Ａ変換器は、上記Ｄ／Ａ変換器において、前記ジッタが、ランダムな周波数を持つことが望ましい。
本発明の一態様のＤ／Ａ変換器は、上記Ｄ／Ａ変換器において、前記サンプル・ホールド部が、前記入力信号によって生じる電荷を蓄積する容量素子と、当該容量素子に蓄積された電荷を、前記コンテニアス部に転送するスイッチング素子と、を含み、前記スイッチング素子は、ジッタが加えられた前記第２クロック信号にしたがってオン、オフ動作をすることが望ましい。

本発明の一態様のＤ／Ａ変換器は、上記Ｄ／Ａ変換器において、前記クロック信号供給部が、前記第２クロック信号を、ジッタを加えることなく、またはジッタを加えて前記デジタル部に供給することが望ましい。
本発明の一態様のＣＯＤＥＣは、前記請求項１１に記載のＡ／Ｄ変換器（例えば図１５に示したＡ／Ｄ変換器）と、前記請求項１７に記載のＤ／Ａ変換器（例えば図１７に示したＤ／Ａ変換器）と、を混載したことを特徴とする（例えば図１８に示したＣＯＤＥＣ）。

本発明の一態様のＣＯＤＥＣは、上記ＣＯＤＥＣにおいて、前記Ａ／Ｄ変換器と前記Ｄ／Ａ変換器とが、非同期動作することを特徴とする。

以上の本発明によれば、電子機器に搭載される電子部品が受けるノイズの影響を低減することができるサンプリング回路、この回路を備えたＡ／Ｄ変換器、Ｄ／Ａ変換器、このようなＡ／Ｄ変換器とＤ／Ａ変換器とを混載したＣＯＤＥＣを提供することができる。そして、このような効果を、ジッタが加えられていない第１クロック信号に基づいてコンテニアス部を動作させ、ジッタが加えられた第２クロック信号に基づいてサンプル・ホールド部を動作させることによって得られるので、電子部品の小型化が妨げられることがない。また、プロセス技術を高度化する必要もない。

さらに、アナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制できる。

本発明の実施形態のＤ／Ａ変換器及びサンプリング回路を説明するための図である。 本発明の実施形態の参照信号Ｖrefに周期ノイズがない場合のＤ／Ａ変換器の動作を説明するための図である。 図１に示したキャパシタから出力される信号とキャパシタに供給されるクロック信号との関係を説明するための図である。 図１に示したサンプリング回路において、参照信号Ｖrefに周期ノイズがある場合のＤ／Ａ変換器の動作を説明するための図である。 図４に示した周期ノイズを説明するための図である。 Ｄ／Ａ変換器のデジタル部にジッタを付加したクロックを供給した場合の周期ノイズについて説明するための図である。 図６（ａ）に示したキャパシタから出力される信号を説明するための図である。 Ｄ／Ａ変換器において、デジタル部のクロック信号及び、サンプル・ホールド部のクロック信号にジッタを加えた場合の周期ノイズについて説明するための図である。 デジタル部と共にサンプル・ホールド部に一定の周波数のジッタを加えたクロック信号を入力してサンプリングした場合の周期ノイズの折り返しを説明するための図である。 デジタル部と共にサンプル・ホールド部に２つの周波数を持つジッタを加えたクロック信号を入力してサンプリングした場合の周期ノイズの折り返しを説明するための図である。 本発明の実施形態１の「２つの周波数を持つジッタを」を説明するための図である。 デジタル部と共にサンプル・ホールド部にランダムな周波数を持つジッタを加えたクロック信号を入力してサンプリングした場合の周期ノイズの折り返しを説明するための図である。 本発明の実施形態１のパイプライン型Ａ／Ｄ変換器を説明するための図である。 図１２に示したデジタル出力信号Ｄoutを算出する演算を例示するための図である。 本発明の実施形態１のサンプリング回路を説明するための図である。 図１４に示したサンプリング回路と、制御回路とを含むＡ／Ｄ変換器を説明するための図である。 本発明の実施形態２のＤ／Ａ変換器を説明するための図である。 図１４に示したサンプリング回路と、制御回路と、を含むＤ／Ａ変換器を説明するための図である。 本発明の実施形態３のＣＯＤＥＣを説明するための図である。

（概要）
以下、本発明の実施形態（以降に説明する実施形態１、実施形態２、実施形態３をまとめて「本実施形態」とも記す）の説明に先立って、本発明のサンプリング回路の考え方について説明する。なお、この説明では、本実施形態のサンプリング回路を適用したＤ／Ａ変換器を例にする。

以下、本明細書において、デジタル回路部とは、一般的なデジタル回路で構成され、標本化され、離散化された信号（すなわち離散化された信号）を出力する回路を指すものとする。なお、標本化とは、信号を時間で区切ることをいい、量子化とは、信号を振幅の値で区切ることをいうものとする。また、サンプル・ホールド部は、一般的なスイッチトキャパシタ回路（ＳＣ回路）で構成され、量子化されず、標本化された信号を出力するものとする。コンテニアス部は一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）で構成され、量子化されず、標本化されていない信号を出力するものとする。

図１は、本実施形態のＤ／Ａ変換器におけるサンプリング回路を説明するための図である。
図１に示したサンプリング回路は、信号をサンプル、ホールドするサンプル・ホールド部とアナログ信号を処理するコンテニアス部と有し、キャパシタ１１１、１１２、１１３と、演算増幅器１２１と、を含んでいる。図１において、デジタル信号を扱うデジタル部は図示していない。

キャパシタ１１１には、スイッチ１０１、１０２によってサンプリングされた参照信号Ｖref（サンプリング後の参照信号Ｖrefを入力信号Ｖinと記す）が加えられ、電荷が蓄
積される。キャパシタ１１１に蓄積された電荷は、スイッチ１０１、１０２の切り替えにしたがって演算増幅器１２１の反転入力端子に入力される。演算増幅器１２１は、基準信号Ｖcom1を非反転入力端子から入力し、アナログの出力信号Ｖoutを出力する。

ここで、図１に示す回路構成では、参照信号Ｖref、基準信号Ｖcom1にノイズが重畳した場合、ゲイン０ｄＢで出力波形に現れるためノイズに対する感度が最も高い。本実施形態では参照信号Ｖrefにノイズが重畳した場合について述べるが、参照信号Ｖref以外にノイズが重畳した場合でも同様の考察が適応できる。一例として、基準信号Ｖcom1が挙げられる。

（ｉ）周期ノイズがない場合
図２（ａ）、（ｂ）、（ｃ）（ｄ）は、参照信号Ｖrefに周期ノイズがない場合の、図１に示したＤ／Ａ変換器の動作を説明するための図である。
図２（ａ）は参照信号Ｖrefのサンプリングタイミングを示している。図２（ｂ）はキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを示し、図２（ｃ）は直流電圧である参照信号Ｖrefを示し、図２（ｄ）は演算増幅器１２１から出力される、アナログ信号である出力信号Ｖoutを示している。なお、図２（ｄ）において、実線で示した信号がキャパシタ１１１から転送されてきた電荷によって生じる入力信号Ｖinであり、キャパシタ１１２を介したフィードバックによって破線で示した出力信号Ｖoutが生成される。

図３（ａ）に示したグラフは、図１に示したキャパシタ１１１から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。図３（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示し、図３（ｃ）に示したグラフは出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図３（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図３（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。

図３に示したように、キャパシタ１１１から出力された信号（図中にスペクトルｐで示す）は一定の周波数を有している。スペクトルｑは入力信号Ｖinにおけるノイズシェープされたフロアノイズを示す。スペクトルｐ、ｑがスイッチ１０１、１０２によってサンプリングされ、ホールド、放出されると、畳み込によって図３（ｃ）に示す出力信号Ｖoutが生成される。出力信号Ｖoutにおいて、スペクトルｐ、ｑが対称にミラーされている。

（ｉｉ）周期ノイズがある場合
次に、参照信号Ｖrefに周期ノイズがある場合について説明する。
図４（ａ）、（ｂ）、（ｃ）、（ｄ）は、図１に示したサンプリング回路において、参照信号Ｖrefに周期ノイズがある場合のＤ／Ａ変換器の動作を説明するための図である。
図４（ａ）は参照信号Ｖrefのサンプリングタイミングを示している。図４（ｂ）はキャパシタ１１１が参照信号Ｖrefによって蓄積された電荷をホールド、放出するタイミングを示し、図４（ｃ）は直流電圧である参照信号Ｖrefを示し、図４（ｄ）は演算増幅器１２１から出力される、アナログ信号である出力信号Ｖoutを示している。図４（ｃ）に示す周期ノイズＮ1が参照信号Ｖrefに発生している場合、Ｄ／Ａ変換器では、出力信号Ｖoutにも周期ノイズＮ1に対応する周期ノイズＮ2が発生することになる。

図４（ｃ）、（ｄ）に示した周期ノイズを、図５（ａ）、（ｂ）、（ｃ）を使って説明する。
図５（ａ）に示したグラフは、図１に示したキャパシタ１１１から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。図５（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示し、図５（ｃ）に示したグラフは出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図５（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図５（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。

図５（ａ）で示したスペクトルを図１に示したスイッチ１０１、１０２でサンプリングし、ホールド、放出すると、周期ノイズＮ２は折り返され、周期ノイズＮ2’がＤＣ付近に現れる。そして、図５（ｃ）のグラフのように、畳み込みによって周期ノイズＮ2’が対称にミラーされ出力信号Ｖoutが生成される。周期ノイズＮ2’は、Ｄ／Ａ変換器が例えばオーディオ機器に用いられる場合、出力音声に使用される周波数領域（以下、ｉｎ−ｂａｎｄとも記す）内に現れる。

本実施形態は、サンプリング回路等の機器を動作させるクロック信号にジッタを加えることにより、他の機器が出力する信号によってｉｎ−ｂａｎｄ内に現れる周期ノイズを拡散し、音声等の出力信号の信号品質が損なわれることを防ぐという技術思想に基づいてなされたものである。
（ｉｉｉ） デジタル部にジッタを加えた場合
次に、本発明と従来技術との相違を明確にするため、前記した従来技術について説明する。

Ａ／Ｄ変換器、Ｄ／Ａ変換器は、非連続的な信号であるデジタル信号を処理するデジタル部、信号をサンプル、ホールドするサンプル・ホールド部（Ｓ／Ｈ部）、連続的な信号であるアナログ信号を処理するコンテニアス部（Ｃｏｎｔｉｎｕｏｕｓ部）、を備えるサンプリング回路を含んでいる。
図６（ａ）、（ｂ）、（ｃ）は、Ｄ／Ａ変換器において、デジタル部を動作させるクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。

図６（ａ）に示したグラフは、図１に示したキャパシタ１１１から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。図６（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示し、図６（ｃ）に示したグラフは出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図６（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図６（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。

従来技術では、Ｄ／Ａ変換器のデジタル部のクロック信号にジッタを加えている。このような従来技術によれば、図６（ａ）に示したように、周期ノイズＮ3のエネルギーがジッタを加える前よりも広い周波数領域に分散される。このため、周期ノイズＮ3のスペクトルのピークは、図５に示した周期ノイズＮ2のスペクトルのピークよりも低くなっている。また、ｉｎ−ｂａｎｄ内に発生する周期ノイズＮ3’のスペクトルのピークも、周期ノイズＮ3と同様に低くなる。このような構成によれば、Ｄ／Ａ変換器自身が発生するノイズを小さくし、他の機器に与えるノイズの影響を低減することができる。

図７（ａ）、（ｂ）、（ｃ）に示したグラフは、図６（ａ）に示したキャパシタ１１１から出力される信号を説明するための図である。図７（ａ）に示したグラフは、図４（ｃ）に示した参照信号Ｖrefの周波数特性であり、周期ノイズが重畳したＶrefをフーリエ変換により周波数軸に変換したスペクトルを示す。図７（ａ）の破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。図７（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinを蓄積する、サンプリングタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示す。図７（ｂ）の破線で示す周波数はサンプリング動作周波数である。図７（ｃ）に示したグラフは出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図７（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図７（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。

図７で示した通り、図１のキャパシタ１１１へのサンプリング動作において変調が起こらない場合、周期ノイズＮ3のスペクトルはそのまま折り返されて、周期ノイズＮ3’となる。
（ｉｖ） 本実施形態の考え方
ただし、本実施形態では、図６に示した周期ノイズＮ3’のスペクトルのピークをさらに分散し、他の機器が発生するノイズによる影響を、自身で打ち消すことができるサンプリング回路等を提供することを目的としている。

本実施形態は、上記した目的を実現するため、Ｄ／Ａ変換器のサンプル・ホールド部のクロック信号にジッタを加えるようにした。
図８（ａ）、（ｂ）、（ｃ）は、Ｄ／Ａ変換器において、デジタル部のクロック信号及び、サンプル・ホールド部のクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。

図８（ａ）に示したグラフは、図１に示したキャパシタ１１１から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。図８（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示し、図８（ｃ）のグラフは出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図８（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図８（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。

図８（ａ）に示したように、デジタル部と共にサンプル・ホールド部にもジッタを加えたクロック信号を加えると、アナログ部の突入電流起因の周期ノイズを拡散できるため、周期ノイズＮ4のスペクトルのピークを、図６に示した周期ノイズＮ3のスペクトルのピークより小さくできる。さらに、動作クロックにジッタが加えられているため、折り返し時に変調がかかり、周期ノイズＮ4’のスペクトルのピークが、周期ノイズＮ4のスペクトルのピークよりもさらに小さくなっている。このことから、本実施形態は、ｉｎ−ｂａｎｄ内に発生する周期ノイズを従来技術よりも低減できることが明らかである。

図９（ａ）、（ｂ）、（ｃ）に示したグラフは、デジタル部と共にサンプル・ホールド部に一定の周波数のジッタを加えたクロック信号を入力し、サンプリングした場合の周期ノイズＮ4の折り返しを説明するための図である。このジッタの周波数を、ｆjit1とする。
図９（ａ）に示したグラフは、図４（ｃ）に示した参照信号Ｖrefの周波数特性であり、周期ノイズが重畳した参照信号Ｖrefをフーリエ変換により周波数軸に変換したスペクトルを示す。図９（ａ）の破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。図９（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinを蓄積する、サンプリングタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示す。図９（ｂ）の破線で示す周波数はサンプリング動作周波数である。図９（ｃ）に示したグラフは出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図９（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図９（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。

図９に示した通り、図１のキャパシタ１１１へのサンプリング動作において、サンプリング動作周波数には、ＦＭ（Frequency Modulation）変調がかかる。このため、周期ノイズＮ4のスペクトルは広範囲に折り返されて周期ノイズＮ4”となる。例えば、ｆjit1＝９６ｋＨｚである場合、ＦＭ変調にて拡散された周期ノイズは９６ｋＨｚ帯域に表れる。このため、本実施形態は、ノイズをｉｎ−ｂａｎｄの範囲から外すことができ、ｉｎ−ｂａｎｄ内のノイズ特性を効果的に上げることができる。

図１０−１（ａ）、（ｂ）、（ｃ）に示したグラフは、デジタル部と共にサンプル・ホールド部に異なる２つの周波数ｆjit1、ｆjit2を持つジッタを加えたクロック信号を入力し、サンプリングした場合の周期ノイズＮ4の折り返しを説明するための図である。図１０−１（ａ）に示したグラフは、図４（ｃ）に示した参照信号Ｖrefの周波数特性であり、周期ノイズが重畳した参照信号Ｖrefをフーリエ変換により周波数軸に変換したスペクトルを示す。図１０−１（ａ）の破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。

なお、上記「２つの周波数ｆjit1、ｆjit2を持つジッタ」とは、周波数がｆjit1であるｎ1個の信号に続いて、周波数がｆjit2であるｎ2個の信号が表れるジッタを指す。図１０−ｂ（ａ）、（ｂ）は、２つの周波数を持つジッタを説明するための図であって、図１０−２（ａ）は、２つの周波数を有するジッタのうち、周波数が異なる信号が交互に表れている例を示す。また、図１０−２（ｂ）は、周波数が異なる２種類の信号がランダムに表れている例を示す。なお、２つの周波数を持つジッタは、図１０−２（ａ）、（ｂ）に示した例に限定されるものでなく、周波数が異なる２種類の信号が何個ずつ交互に表れるものであってもよい。あるいは、周波数が異なる２種類の信号がランダムに表れるものであってもよい。

図１０−１（ｂ）に示したグラフは、キャパシタ１１１が入力信号Ｖinを蓄積する、サンプリングタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示す。図１０−１（ｂ）の破線で示す周波数はサンプリング動作周波数である。図１０−１（ｃ）に示したグラフは出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図１０−１（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。

図１０−１（ａ）、（ｂ）、（ｃ）のグラフ中に矢線でした通り、図１のキャパシタ１１１へのサンプリング動作では、サンプリング動作周波数に対し、ＦＭ（Frequency Modulation）変調がかかる。このため、周期ノイズＮ4のスペクトルは広範囲に分散し、折り返されて周期ノイズＮ4”’となる。例えば、ｆjit1＝９６ｋＨｚ、ｆjit2＝２５０ｋＨｚである場合、ＦＭ変調にて拡散された周期ノイズは９６ｋＨｚ帯域、２５０ｋＨｚ帯域へと分散して表れる。このため、本実施形態は、周期ノイズＮ4”’をｉｎ−ｂａｎｄから外すことができ、ｉｎ−ｂａｎｄ内のノイズ特性を効果的に上げることができる。

さらに、本実施形態によれば、周期ノイズＮ4”’が表れる周波数帯域においても、周期ノイズＮ4”’が分散されているから、この周波数帯域におけるノイズピークを抑制することができる。
さらに、本実施形態は２つの異なる周波数を持ったジッタを使ってサンプル・ホールド部を動作させるものに限定されるものでなく、異なる複数のジッタ周波数を持つサンプリングクロックを使っても同様の効果を得ることができる。

図１１（ａ）、（ｂ）、（ｃ）に示したグラフは、デジタル部と共にサンプル・ホールド部にランダムな周波数を持つジッタを加えたクロック信号を入力し、サンプリングした場合の周期ノイズＮ4の折り返しを説明するための図である。図１１（ａ）に示したグラフは、図４（ｃ）に示した参照信号Ｖrefの周波数特性であり、周期ノイズが重畳したＶrefをフーリエ変換により周波数軸に変換したスペクトルを示す。図１１（ａ）の破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。

なお、上記「ランダムな周波数を持つジッタ」とは、図１１（ｂ）に示したように、周波数特性が一つ以上のピークを持たない信号が表れるジッタを指す。
図１１（ｂ）に示したグラフは、キャパシタ１１１が入力信号Ｖinを蓄積する、サンプリングタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示す。図１１（ｂ）の破線で示す周波数はサンプリング動作周波数である。図１１（ｃ）に示したグラフは出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図１１（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１１（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。

図１１で示した通り、図１のキャパシタ１１１へのサンプリング動作においてサンプリング動作周波数に対し、ＦＭ（Frequency Modulation）変調がかかる。このため、周期ノイズＮ4のスペクトルは広範囲に分散して折り返して周期ノイズＮ4””となる。ノイズスペクトルが拡散する周波数幅はジッタ振幅、換言すれば変調度に比例する。ノイズスペクトルはジッタ周波数幅内に均等に配分されるため、ＦＭ変調後のノイズスペクトルのピークを効果的に抑制することができる。

このような本実施形態によれば、図８に示した周期ノイズＮ4から周期ノイズＮ4’への変調において周波数拡散効果が得られるため、Ｄ／Ａ変換器においてｉｎ−ｂａｎｄ内に発生する周期ノイズを小さくすることができる。この周期ノイズはＤ／Ａ変換器が発生する周期ノイズのみに限定されるものではなく、一例としては同一基板上に搭載されたＡ／Ｄ変換器からの周期ノイズなどが挙げられる。このため、特に周期ノイズが動作に影響する電子部品に本実施形態を適用し、この電子部品の周期ノイズを低減することができる。このような本実施形態は、電子機器の小型化、構成の簡易化において有利である。

次に、以上述べた考え方に基づく、本発明の実施形態１、実施形態２、実施形態３について説明する。
（実施形態１：Ａ／Ｄ変換器）
以下、本発明のサンプリング回路を適用した実施形態１のＡ／Ｄ変換器を説明する。実施形態１では、Ａ／Ｄ変換器をパイプライン型Ａ／Ｄ変換器として構成している。

図１２は、実施形態１のパイプライン型Ａ／Ｄ変換器を示した図である。
実施形態１のパイプライン型Ａ／Ｄ変換器は、アナログ入力信号ＡinをＮビットのデジタル出力信号Ｄoutに変換する変換器である。このため、アナログ入力信号Ａinをサンプル、ホールドするサンプリング回路（図中にＳ／Ｈと記す）８０１と、各ビットを決定するための縦列接続されたｋ個のステージ（図中にＳと記す）Ｓ１、Ｓ２…Ｓｋと、各ステージにおいて決定されたｎ桁のデジタル出力信号ｄｊ（ｊは１〜ｋ）を格納するメモリ８０３と、メモリ８０３に格納されたデジタル出力信号ｄｊに基づいてアナログ入力信号ＡinのＡ／Ｄ変換値であるデジタル出力信号Ｄoutを演算する演算回路８０４と、を有している。

また、実施形態１では、Ａ／Ｄ変換器が、複数のステージを制御する制御回路１３９を備えるものとする。制御回路１３９は、各ステージに動作クロック信号を示すジッタを含まないクロック信号φ1、クロック信号φ1と同時にＨとならない逆相のノンオーバーラップクロックであってジッタを含まないクロック信号φ2、クロック信号φ1にジッタを加えたクロック信号φ1’、クロック信号φ２にジッタを加えたクロック信号φ２’の少なくとも１つを出力する構成である。

サンプリング回路８０１は、アナログ入力信号Ａinをサンプルし、ホールドした値をアナログの入力信号ＶAinとして第１番目のステージＳ１に送出する回路である。サンプリング回路８０１には、アナログスイッチとキャパシタを含む無帰還サンプリング回路等が適用される。
ステージＳ１〜Ｓｋは直列に接続され、各々入力される入力信号ＶAinに基づいてｎ桁のデジタル出力信号ｄｊをメモリ８０３に送出する。また、各ステージでは、前段から入力信号ＶAinが入力され、デジタル出力信号ｄｊと入力信号ＶAinとによって生成されたアナログの出力信号ＶAoutが、次のステージに出力される。図中にステージＳ１を基準にした入力信号ＶAin、出力信号ＶAoutを示す。

メモリ８０３は、ｋ個のステージＳ１〜Ｓｋの各々からｎ桁のデジタル出力信号ｄｊを入力し、格納する。このため、メモリ８０３には、少なくとも、ｎビットのアドレスをｋ個格納できる半導体メモリ等が用いられる。
演算回路８０４は、メモリ８０３に格納されたデジタル出力信号ｄｊに基づいて演算し、Ｎ桁のデジタル出力信号Ｄoutを出力する。デジタル出力信号Ｄoutを算出するための演算は、次のように行われる。

すなわち、演算回路８０４は、ステージＳｋのデジタル出力ｄｋの最上位の桁と、ステージＳ（ｋ−１）のデジタル出力ｄ（ｋ−１）の最下位桁を２進法で加算する。さらに、加算の結果（加算値）に基づいて、ｄ（ｋ−１）の最上位桁と、ステージＳ（ｋ−２）のデジタル出力ｄ（ｋ−２）の最下位桁を、同じく２進法で加算する。
このような処理を繰り返し、ステージＳ１のデジタル出力ｄ１の最下位桁とステージＳ２のデジタル出力ｄ２の最上位桁までを足し合わせる。足し合わされた最終的な結果は、デジタル出力信号Ｄoutとして出力される。

図１３は、以上述べたデジタル出力信号Ｄoutを算出する演算を例示するための図である。
図１３に示した例では、４個のステージＳ１〜Ｓ４があって、各ステージＳ１〜Ｓ４が、３桁のデジタル出力ｄ１〜ｄ４をそれぞれ図１２に示したメモリ８０３に出力するものとする。より具体的には、デジタル出力ｄ１〜ｄ４の値を、以下のように定める。

ｄ１＝００１、ｄ２＝１００、ｄ３＝１０１、ｄ４＝１１１
図１３の例では、隣接するステージによって出力されるデジタル出力の最上位桁と最下位桁とを加算した結果、デジタル出力信号Ｄoutとして、「０１００１１０１１」の値が得られる。
図１４は、実施形態１のサンプリング回路を説明するための図であって、図１２におけるサンプリング回路８０１を示し、複数のＡ／Ｄ変換器に共通の制御回路１３９を同時に示している。

図１４に示したサンプリング回路１４０は、アナログ入力信号Ａｉｎを入力するコンテニアス部１３０ａと、コンテニアス部１３０ａによって入力されたアナログ入力信号Ａinを間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部１３０ｂと、を含んでいる。
パイプラインＡ／Ｄ変換器の各ステージに共通の制御回路１３９は、ジッタを含まないクロック信号φ1、φ2、ジッタが加えられたクロック信号φ1’、φ2’を生成し、出力する。それらクロック信号のうち、クロック信号φ１はコンテニアス部１３０ａに入力され、クロック信号φ2’はサンプル・ホールド部１３０ｂに入力される。

クロック信号φ1’、φ2’に加えられたジッタは、一定周波数ｆjit1の周波数、または、異なる２つの周波数ｆjit1、ｆjit2の周波数、または、ランダムな周波数を持っている。
コンテニアス部１３０ａは、クロック信号φ1にしたがってオン、オフするスイッチ１３１と、スイッチ１３５と、を含んでいる。スイッチ１３１と、スイッチ１３５と、のオン、オフ動作により、アナログの入力信号Ａinが入力信号Ｖinになる。

サンプル・ホールド部１３０ｂは、入力信号Ｖinをサンプリングし、入力信号Ｖinによって生じた電荷を保持するキャパシタ１３２と、キャパシタ１３２に保持された電荷を後段のステージに転送するスイッチ１３３と、を含む。スイッチ１３３は、クロック信号φ2’にしたがってスイッチング動作を行っている。
なお、実施形態１では、コンテニアス部１３０ａをクロック信号φ1で動作させ、サンプル・ホールド部１３０ｂをジッタを加えたクロック信号φ2’で動作させている。ただし、実施形態１は、このような構成に限定されるものでなく、例えばスイッチ１３１と、スイッチ１３５と、を、異なるクロック信号によって動作させてもよく、クロック信号にジッタを加えたクロック信号によって動作させてもよい。ただし、この場合、先にスイッチオフするスイッチにはジッタを加えてはならない。すなわち、スイッチ１３５を先にオフし、スイッチ１３１を後にオフする場合、スイッチ１３５を動作させるクロックにはジッタを加えないクロック信号φ１とし、スイッチ１３１を動作させるクロックにはジッタを加えたクロック信号φ１’としても良い。

図１５は、図１４に示したサンプリング回路１４０と、制御回路１３９とを含むＡ／Ｄ変換器（図中、ＡＤＣと記す）１を説明するための図である。
制御回路１３９は、コンテニアス部１３０ａに対しては、ジッタを加えていないクロック信号φ1を供給し、デジタル部１３０ｃに対しては、ジッタを加えたクロック信号φ2’を供給し、サンプル・ホールド部１３０ｂに対しては、ジッタを加えたクロック信号φ2’を供給する。また、デジタル部１３０ｃに供給されるクロックはサンプル・ホールド部１３０ｂに供給されるクロックとの位相関係が反転であるクロック信号φ１’であっても良い。

クロック信号φ1’、φ2’に加えられたジッタは、一定周波数ｆjit1の周波数、または、異なる２つの周波数ｆjit1、ｆjit2の周波数、または、ランダムな周波数を持っている。
すなわち、制御回路１３９は、クロック信号φ1と、クロック信号φ1とは同時にＨとならないノンオーバーラップクロック信号φ２を生成するクロック信号生成部１４３と、クロック信号φ1にジッタを加えてクロック信号φ1’を生成し、クロック信号φ２にジッタを加えてクロック信号φ1’と同時にＨとならないジッタを含むノンオーバーラップクロック信号φ2’を生成するジッタ生成部（図１５中にｊｉｔｔｅｒ_Ｇｅｎ．と記す）１４１と、ジッタ生成部１４１によって生成されたジッタを含むクロック信号φ2’をサンプル・ホールド部１３０ｂに出力し、ジッタを加えないクロック信号φ1をコンテニアス部１３０ａに出力し、ジッタを含むクロック信号φ2’をデジタル部１３０ｃに出力するように動作するジッタ選択部（図１５中にｊｉｔｔｅｒ_Ｓｅｌ．と記す）１４２と、を含んでいる。図１５では、ジッタが加えられていないクロック信号を破線で示し、ジッタが加えられたクロック信号を実線で示している。なお、ジッタ生成部１４１は、クロック信号を遅延させる遅延回路等によって比較的簡易に構成することができる。

ジッタが加えられたクロック信号φ1’、φ2’は、ジッタ選択部１４２に出力される。このとき、ジッタ選択部１４２には、ジッタが加えられていないクロック信号φ1、φ２も入力されている。
ジッタ選択部１４２は、クロック信号φ1、φ2、φ1’、φ２’からクロック信号φ1を選択し、コンテニアス部１３０ａに出力する。また、クロック信号φ2’を選択し、サンプル・ホールド部１３０ｂに出力し、クロック信号φ2’を選択し、デジタル部１３０ｃに出力する。

なお、図１５に示した構成からジッタ選択部１４２をなくし、クロック信号生成部１４３からクロック信号φ1をコンテニアス部１３０ａに直接出力し、ジッタ生成部１４１からクロック信号φ2’をサンプル・ホールド部１３０ｂ、デジタル部１３０ｃに直接出力してもよい。
このような実施形態１によれば、サンプル・ホールド部１３０ｂは離散化された信号を伝達することを特徴としており、信号成分はＤＣ成分であるため、動作クロックに加えられたジッタにより信号成分は変調がかからない。しかし、Ａ／Ｄ変換器自身、または、他の電子機器から混入する周期ノイズはＡＣ成分であるため、動作クロックに加えられたジッタによりノイズ成分には変調がかかり、ノイズ拡散効果が得られる。換言すれば、ＳＴＦ（Signal Transfer Function)には変化せず、ＮＴＦ(Noise Transfer Function）のみにジッタによる変調をかけることができ、混入する周期ノイズを信号成分と効率的に分離することができる。

このため、伝達すべき信号にノイズを加えることなく、ｉｎ−ｂａｎｄ内のノイズだけを分散し、そのスペクトルのピークを低減することができる。
以上説明した実施形態１によれば、Ａ／Ｄ変換器周辺の機器から発生するノイズを低減するのではなく、Ａ／Ｄ変換器自身のノイズに対する耐性を強化することができる。このため、Ａ／Ｄ変換器周辺の他の機器の構成を変更することなく、Ａ／Ｄ変換器のみを変更してＡ／Ｄ変換器に対するノイズの影響を低減することができる。

また、実施形態１は、クロック信号にジッタを加える回路を追加することのみによって実現することができる。このため、高度な半導体プロセス技術やチップの多ピン化が不要になって、Ａ／Ｄ変換器の高コスト化を防ぐことができる。さらに、実施形態１によれば、ノイズの影響を考慮することなくＡ／Ｄ変換器を他の機器に充分近接させて配置することができるから、Ａ／Ｄ変換器を含む機器の小型化に効果を奏する。

また、実施形態１では、Ａ／Ｄ変換器周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。また、実施形態１によれば、デカップリングコンデンサへのノイズ抑制要求を低減できることから、デカップリングコンデンサそのものを不要とすることも考えられる。

なお、以上説明した実施形態１では、デジタル部１３０ｃを、ジッタが加えられたクロック信号φ2’によって動作させている。しかし、実施形態１は、このような構成に限定されるものでなく、デジタル部１３０ｃにジッタが加えられていないクロック信号φ2を入力するようにしても、Ａ／Ｄ変換器自身のノイズに対する耐性を強化する効果は全く損なわれることはない。デジタル部１３０ｃのクロック信号にジッタを加えるようにすれば、Ａ／Ｄ変換器から出力される信号のノイズのピークを低減し、Ａ／Ｄ変換器が他の機器に対するノイズの影響を低減することができる。

さらに、実施形態１は、Ａ／Ｄ変換器を単体の構成とする場合、図１２に示した制御回路１３９が１つのサンプリング回路に対応付けて設けられる。また、実施形態１は、Ａ／Ｄ変換器のクロック信号生成部１４３をＡ／Ｄ変換器の外部に設けるものであってもよい。さらに、実施形態１は、図１４、１１に示したＡ／Ｄ変換器のサンプリング回路を他の機器として構成する場合、制御回路１３９を機器の外部に設けるものであってもよい。

（実施形態２：Ｄ／Ａ変換器）
実施形態２は、本発明のサンプリング回路を、Ｄ／Ａ変換器に適用したものである。
図１６は、実施形態２のＤ／Ａ変換器を説明するための図である。図示したＤ／Ａ変換器は、サンプリング回路１６０と、制御回路１５９と、を備えている。
サンプリング回路１６０は、入力されたデジタル信号Ｄｉｎに基づく入力信号（参照信号Ｖref、サンプリング後の参照信号Ｖrefを入力信号Ｖinと記す）を間欠的にサンプリ
ングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部１５０ｂと、サンプル・ホールド部１５０ｂによって転送された信号を、アナログ信号Ａｏｕｔとして出力するコンテニアス部１５０ａと、を含んでいる。

制御回路１５９は、ジッタを含まないクロック信号φ1、φ2、ジッタが加えられたクロック信号φ１’、φ２’を生成し、出力する。ジッタが加えられていないクロック信号φ２はコンテニアス部１５０ａに入力され、ジッタが加えられたクロック信号φ１’はサンプル・ホールド部１５０ｂに入力される。
クロック信号φ1’、φ2’に加えられたジッタは、一定周波数ｆjit1の周波数、または、異なる２つの周波数ｆjit1、ｆjit2の周波数、または、ランダムな周波数を持っている。

サンプル・ホールド部１５０ｂは、入力信号Ｖinによって生じる電荷を蓄積するキャパシタ１５２と、キャパシタ１５２に蓄積するスイッチ１５１と、スイッチ１５３と、を含む。スイッチ１５１と、スイッチ１５３と、は、クロック信号φ１’にしたがってスイッチング動作を行っている。
コンテニアス部１５０ａは、演算増幅器１５５と、演算増幅器１５５のアナログ出力信号Ａoutを反転入力端子に入力するフィードバック経路１５８と、フィードバック経路１５８上においてアナログ出力信号Ａoutによって生じる電荷を蓄積するキャパシタ１５４と、キャパシタ１５２に蓄積された電荷をアナログ出力信号Ａoutに転送するスイッチ１５６と、スイッチ１５７と、を含む。コンテニアス部１５０ａのスイッチ１５６、１５７には、ジッタがないクロック信号φ２が出力され、コンテニアス部１５０ａはクロック信号φ２によって動作する。

コンテニアス部１５０ａは、さらにキャパシタ１５４を含む。このキャパシタ１５４によってＬＰＦが形成され、キャパシタ１５４とキャパシタ１５２の容量比とスイッチング周波数によってＬＰＦのカットオフ周波数が決まる。
図１７は、図１６に示したサンプリング回路１６０と、制御回路１５９と、を含むＤ／Ａ変換器（図中、ＤＡＣと記す）２を説明するための図である。なお、図１７中、図１５に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。

制御回路１５９は、コンテニアス部１５０ａに対しては、ジッタを加えないクロック信号φ２を供給し、デジタル部１５０ｃに対しては、ジッタを加えたクロック信号φ１’を供給し、サンプル・ホールド部１５０ｂに対しては、ジッタを加えたクロック信号φ１’を供給する。
クロック信号φ1’、φ2’に加えられたジッタは、一定周波数ｆjit1の周波数、または、異なる２つの周波数ｆjit1、ｆjit2の周波数、または、ランダムな周波数を持っている。

すなわち、制御回路１５９は、ジッタを加えないクロック信号φ1、φ２を生成するクロック信号生成部１４３と、ジッタを加えたクロック信号φ１’、φ2’を生成するジッタ生成部（図１７中にｊｉｔｔｅｒ_Ｇｅｎ．と記す）１４１と、クロック信号φ1、φ2、φ１’、φ2’を入力し、ジッタ生成部１４１によって生成されたクロック信号φ１’を選択してサンプル・ホールド部１５０ｂに出力し、クロック信号φ１’を選択してデジタル部１５０ｃに出力し、クロック信号φ２を選択してコンテニアス部１５０ａに出力するように動作するジッタ選択部（図１７中にｊｉｔｔｅｒ_Ｓｅｌ．と記す）１６２と、を含んでいる。

なお、ジッタ選択部１４２をなくし、ジッタ生成部１４１からクロック信号φ１’をサンプル・ホールド部１５０ｂ、デジタル部１５０ｃに直接出力し、クロック信号生成部１４３からクロック信号φ２をコンテニアス部１５０ａに直接出力してもよい。
このような実施形態２によれば、実施形態１と同様に、Ｄ／Ａ変換器の信号伝達関数には変調をかけず、ノイズ伝達関数にだけ変調をかけることができる。このため、伝達すべき信号にノイズを加えることなく、ｉｎ−ｂａｎｄ内のノイズだけを分散し、そのスペクトルのピークを低減することができる。

なお、キャパシタ１５４はなくしてもよい。
以上説明した実施形態２によれば、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減するのではなく、Ｄ／Ａ変換器自身のノイズに対する耐性を強化することができる。このため、Ｄ／Ａ変換器周辺の他の機器の構成を変更することなく、Ｄ／Ａ変換器のみを変更してＤ／Ａ変換器に対するノイズの影響を低減することができる。

また、実施形態２は、クロック信号にジッタを加える回路を追加することのみによって実現することができる。このため、高度な半導体プロセス技術やチップの多ピン化が不要になって、Ｄ／Ａ変換器の高コスト化を防ぐことができる。さらに、実施形態２によれば、ノイズの影響を考慮することなくＤ／Ａ変換器を他の機器に近接させて配置することができるから、Ｄ／Ａ変換器を含む機器の小型化に効果を奏する。

また、実施形態２では、Ｄ／Ａ変換器周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。また、実施形態２によれば、デカップリングコンデンサへのノイズ抑制要求を低減できることから、デカップリングコンデンサそのものを不要とすることも考えられる。

なお、実施形態２は、デジタル部１５０ｃにジッタが加えられたクロック信号φ１’を入力するものに限定されるものではない。デジタル部１５０ｃにジッタを加えないクロック信号φ１を入力するようにしても、Ｄ／Ａ変換器自身のノイズに対する耐性を強化する効果は全く損なわれることはない。
さらに、実施形態２においても、クロック信号生成部１４３はＤ／Ａ変換器の外部に設けられるものであってもよい。また、図１６、１３に示したＤ／Ａ変換器のサンプリング回路を他の機器として構成する場合、制御回路１５９を機器の外部に設けるものであってもよい。

（実施形態３：ＣＯＤＥＣ）
次に、本発明の実施形態３を説明する。実施形態３は、図１に示したＡ／Ｄ変換器と、実施形態２で説明したＤ／Ａ変換器とを混載した、コーデック（ＣＯＤＥＣ）である。
図１８は、実施形態３のＣＯＤＥＣを説明するための図である。図１８において、実施形態１、実施形態２で先に説明した構成と同様の符号には同様の符号を付し、その説明を略すものとする。

このように、Ａ／Ｄ変換器１とＤ／Ａ変換器１とを混載すると、Ａ／Ｄ変換器１、Ｄ／Ａ変換器２が近接して配置されることになり、Ａ／Ｄ変換器１、Ｄ／Ａ変換器２が発生するノイズが、互いに他方に影響を及ぼす。
しかし、実施形態３のＣＯＤＥＣによれば、Ａ／Ｄ変換器１、Ｄ／Ａ変換器２のいずれもが、サンプル・ホールド部をジッタを加えたクロック信号で動作させることにより、アナログ部の突入電流起因の周期ノイズを効果的に拡散することができ、支配的な輻射ノイズの発生そのものを抑制することができる。

また、実施形態３のＣＯＤＥＣによれば、Ａ／Ｄ変換器１、Ｄ／Ａ変換器２のいずれもが、サンプル・ホールド部をジッタを加えたクロック信号で動作させることにより、ＳＴＦには変調をかけず、ＮＴＦにのみ変調をかけることにより、Ａ／Ｄ変換器１、Ｄ／Ａ変換器２自身がそれぞれ発生する輻射ノイズの自身への影響を抑制することができ、さらに、Ｄ／Ａ変換器、Ａ／Ｄ変換器が発生する輻射ノイズの他者からの影響を抑制することができる。よって、輻射ノイズの発生の抑制と、輻射ノイズへの耐性強化と、による相乗的なノイズ抑制効果が期待できる。

このため、ＣＯＤＥＣにおいて、ノイズを考慮することなく、Ａ／Ｄ変換器１とＤ／Ａ変換器２とを十分に近接して配置することができる。このような実施形態３は、小型のＣＯＤＥＣを構成するのに有利である。
また、実施形態３では、ＣＯＤＥＣ周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。また、実施形態３によれば、デカップリングコンデンサへのノイズ抑制要求を低減できることから、デカップリングコンデンサそのものを不要とすることも考えられる。

（効果）
実施形態３のＣＯＤＥＣは、Ａ／Ｄ変換器１とＤ／Ａ変換器２とのサンプリング周波数が等しい（動作周波数差０）場合であっても、Ａ／Ｄ変換器１とＤ／Ａ変換器２とのサンプリング周波数が約±２５Ｈｚ程度の差を有する場合であっても、従来技術よりも出力信号のディストーションが小さい。このような実施形態３は、Ａ／Ｄ変換器とＤ／Ａ変換器とが異なるサンプリングクロックで動作する非同期型のＣＯＤＥＣにおいても、同一のサンプリングクロックで動作する同期型のＣＯＤＥＣにおいても、出力信号のディストーションを従来技術よりも低減することができる。

なお、本発明のサンプリング回路は、以上説明したように、Ａ／Ｄ変換器、Ｄ／Ａ変換器、ＣＯＤＥＣとして構成されるものに限定されるものではなく、例えば、チャージポンプ等に利用することができる。
また、本発明の範囲は、以上図示され、記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。

本発明は、Ａ／Ｄ変換器、Ｄ／Ａ変換器、ＣＯＤＥＣの他、Ｄ／Ａ変換、Ａ／Ｄ変換の機能を持った電子機器全般に利用することができる。

１０１、１０２、１３１、１３３、１３５、１５１、１５３、１５６、１５７ スイッチ
１１１、１１２、１１３、１３２、１５２、１５４、１６１ キャパシタ
１２１、１３４、１５５ 演算増幅器
１３０ａ、１５０ａ コンテニアス部
１３０ｂ、１５０ｂ サンプル・ホールド部
１３０ｃ、１５０ｃ デジタル部
１３８、１５８ フィードバック経路
１３９、１５９ 制御回路
１４０、１６０ サンプリング回路
１４１ ジッタ生成部
１４２、１６２ ジッタ選択部
１４３ クロック信号生成部

Claims (24)

1. 標本化及び量子化されていない、連続する信号であるアナログ信号を出力するコンテニアス部と、
   前記コンテニアス部に接続され、標本化された信号を前記コンテニアス部または外部に出力するサンプル・ホールド部と、を含み、
   前記サンプル・ホールド部は、１以上の周波数を持つジッタが加えられたクロック信号に基づいて動作することを特徴とするサンプリング回路。
2. 前記ジッタは、一定の周波数を持つことを特徴とする請求項１に記載のサンプリング回路。
3. 前記ジッタは、第１の周波数を持つ第１ジッタと、当該第１ジッタと異なる周波数を持つ第２ジッタと、を含むことを特徴とする請求項１に記載のサンプリング回路。
4. 前記ジッタは、ランダムな周波数を持つことを特徴とする請求項１に記載のサンプリング回路。
5. 前記サンプル・ホールド部は、標本化及び量子化がされた非連続の信号を出力するデジタル部に接続されることを特徴とする請求項１から４のいずれか１項に記載のサンプリング回路。
6. 前記コンテニアス部は、ジッタが加えられていないクロック信号に基づいて動作することを特徴とする請求項１に記載のサンプリング回路。
7. 標本化及び量子化がされた非連続の信号であるデジタル信号を出力するデジタル部によって入力されたデジタル信号に基づく入力信号をサンプリングし、サンプリングされた前記信号を保持、転送するサンプル・ホールド部と、当該サンプル・ホールド部によって転送された信号を、アナログ信号として出力するコンテニアス部と、を備え、
   前記コンテニアス部は、ジッタが加えられていない第２クロック信号に基づいて動作し、前記サンプル・ホールド部は、１以上の周波数を持つジッタが加えられた第１クロック信号に基づいて動作することを特徴とするサンプリング回路。
8. 前記ジッタは、一定の周波数を持つことを特徴とする請求項６に記載のサンプリング回路。
9. 前記ジッタは、第１の周波数を持つ第１ジッタと、当該第１ジッタと異なる周波数を持つ第２ジッタと、を含むことを特徴とする請求項６に記載のサンプリング回路。
10. 前記ジッタは、ランダムな周波数を持つことを特徴とする請求項６に記載のサンプリング回路。
11. アナログ信号を入力するコンテニアス部、当該コンテニアス部によって入力されたアナログ信号に基づく入力信号をサンプリングし、サンプリングされた前記信号を保持、転送するサンプル・ホールド部、当該サンプル・ホールド部によって転送された信号を、デジタル信号として出力するデジタル部、を含むサンプリング回路と、
    前記コンテニアス部に対しては、第１クロック信号にジッタを加えることなく供給し、前記サンプル・ホールド部に対しては、第２クロック信号に１以上の周波数を持つジッタを加えて供給するクロック信号供給部と、
    を備えることを特徴とするＡ／Ｄ変換器。
12. 前記ジッタは、一定の周波数を持つことを特徴とする請求項１１に記載のＡ／Ｄ変換器。
13. 前記ジッタは、第１の周波数を持つ第１ジッタと、当該第１ジッタと異なる周波数を持つ第２ジッタと、を含むことを特徴とする請求項１１に記載のＡ／Ｄ変換器。
14. 前記ジッタは、ランダムな周波数を持つことを特徴とする請求項１１に記載のＡ／Ｄ変換器。
15. 前記サンプル・ホールド部は、
    前記入力信号によって生じる電荷を蓄積する容量素子と、当該容量素子に蓄積された電荷を、前記デジタル部に転送するスイッチング素子と、を含み、
    前記スイッチング素子は、ジッタが加えられた前記第２クロック信号にしたがってオン、オフ動作をすることを特徴とする請求項１１から１４のいずれか１項に記載のＡ／Ｄ変換器。
16. 前記クロック信号供給部は、前記第２クロック信号を、ジッタを加えることなく、またはジッタを加えて前記デジタル部に供給することを特徴とする請求項１１から１５のいずれか１項に記載のＡ／Ｄ変換器。
17. デジタル信号を入力するデジタル部、当該デジタル部によって入力されたデジタル信号に基づく入力信号をサンプリングし、サンプリングされた前記信号を保持、転送するサンプル・ホールド部、当該サンプル・ホールド部によって転送された信号を、アナログ信号として出力するコンテニアス部、を含むサンプリング回路と、
    前記コンテニアス部に対しては、第１クロック信号にジッタを加えることなく供給し、前記サンプル・ホールド部に対しては、第２クロック信号に１以上の周波数を持つジッタを加えて供給するクロック信号供給部と、
    を備えることを特徴とするＤ／Ａ変換器。
18. 前記ジッタは、一定の周波数を持つことを特徴とする請求項１７に記載のＤ／Ａ変換器。
19. 前記ジッタは、第１の周波数を持つ第１ジッタと、当該第１ジッタと異なる周波数を持つ第２ジッタと、を含むことを特徴とする請求項１７に記載のＤ／Ａ変換器。
20. 前記ジッタは、ランダムな周波数を持つことを特徴とする請求項１７に記載のＤ／Ａ変換器。
21. 前記サンプル・ホールド部は、
    前記入力信号によって生じる電荷を蓄積する容量素子と、当該容量素子に蓄積された電荷を、前記コンテニアス部に転送するスイッチング素子と、を含み、
    前記スイッチング素子は、ジッタが加えられた前記第２クロック信号にしたがってオン、オフ動作をすることを特徴とする請求項１７から２０のいずれか１項に記載のＤ／Ａ変換器。
22. 前記クロック信号供給部は、前記第２クロック信号を、ジッタを加えることなく、またはジッタを加えて前記デジタル部に供給することを特徴とする請求項１７から２１のいずれか１項に記載のＤ／Ａ変換器。
23. 前記請求項１１に記載のＡ／Ｄ変換器と、前記請求項１７に記載のＤ／Ａ変換器と、を混載したことを特徴とするＣＯＤＥＣ。
24. 前記Ａ／Ｄ変換器と前記Ｄ／Ａ変換器とが、非同期動作することを特徴とする請求項２３に記載のＣＯＤＥＣ。

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