JPS626536A - 信号変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする問題点 Ｅ　問題点を解決するための手段 （第１図、第２図） Ｆ　作用 Ｇ　実施例 ＧＩ　Ｄ／Ａ変換回路（第１図） Ｇ　２　Ａ　／　Ｄ変換回路（第２図）Ｈ発明の効果 Ａ　産業上の利用分野 この発明は第１信号を第２信号に変換する例えば積分型
のＡ／Ｄ変換回路、Ｄ／Ａ変換回路等に用いて好適な信
号変換装置に関する。

Ｂ　発明のｍ要 この発明は、制御用クロックに同期して供給される第１
信号を制御用クロックと非同期の関係にある変換用クロ
ックに基づいて第２信号に変換する信号変換装置におい
て、少なくとも上記制御用クロックに対してジッタ混入
手段を設け、この制御用クロックにジッタを付加するこ
とにより、制御用クロックと変換用クロックとによって
発生する混変調によるビートノイズを拡散させ、ホワイ
トノイズ化してしまおうとするものである。

Ｃ従来の技術 従来、Ｄ／Ａ変換回路、Ａ／Ｄ変換回路の一例として夫
々第４図、第５図に示すようなものがある。先ず、第４
図において、＋１１．　（２１，（３１及び（４）は夫
々ディジタルデータ、ビットクロック、変換命令及びワ
ードクロックが印加される入力端子であって、これ等は
ＩＣ構成とされたＤ／Ａ変換器（５）の各入力端子Ｔ１
．Ｔ２．７３及びＴ４に夫々供給される。Ｄ／Ａ変換器
（５）は外付けされた積分器（６）を有し、この積分器
（６）はオペアンプ（６ａ）とその入出力端間に接続さ
れたコンデンサ（６ｂ）とから成る。コンデンサ（６ｂ
）の両端にはスイッチとしての電界効果トランジスタ（
ＦＥＴ）（？）が接続され、このＦ　Ｅ　Ｔ　（７）は
Ｄ／Ａ変換器（５）の出力端子Ｔ５からの放電制御パル
スによって制御される。

つまり、放電制御パルスが例えばハイレベルのときはＦ
　Ｅ　Ｔ　（７）がオンしてコンデンサ（６ｂ）に蓄積
されている電荷が放電され、例えばローレベルのときは
Ｆ　Ｅ　Ｔ　（７１がオフしてコンデンサ（６ｂ）に蓄
積された電荷がホールドされる。

オペアンプ（６ａ）の反転入力端子はＤ／Ａ変換器（５
）の出力端子Ｔεに接続され、この出力端子Ｔ６には図
示せずもＤ／Ａ変換器（５）に含まれる２つのカレント
スイッチを介して電流比（ｆｏｌｉｏ）を例えば２８　
：ｌとする複数個の定電流柳が接続されている。また、
Ｄ／Ａ変換器（５）内には上位ビット用のシフトレジス
タ、ラッチ回路及びカウンタと下位ビット用のシフトレ
ジスタ、ラッチ回路及びカウンタの他にタイミング発生
回路、インターフェース回路等が設けられている。また
（５ａ）はＤ／Ａ変換用の水晶発振子であって、これに
基づいてカウンタ用クロックが発生される。

積分器（６）の出力側は抵抗器（８）を介し°ζデグリ
ッチ回路（９）に接続される。デグリッチ回路（９）は
アナログスイッチ（９ａ）及び反転増幅器（９ｂ）から
成り、アナログスイッチ（９ａ）はＤ／Ａ変換器（５）
の出力端子Ｔ７より発生されるデグリッチクロックによ
り制御され、例えばデグリッチクロックがハイレベルの
ときはオン、ローレベルのときはオフとされる。

デグリッチ回路（９）の出力側はローパスフィルタ（１
０）を介して出力端子（１１）に接続され、この出力端
子（１１）に所望のアナログ信号が得られる。

次に、第４図の回路動作を第６を参照して説明する。入
力端子（４）〜（１１には第６図Ａ−Ｄにボすような信
号が夫々供給される。時間ｔｔ　％ｔ２の間に第６図Ｆ
に示すように放電制御パルスをハイレベルにしてＦ　Ｅ
　Ｔ　ｌ？）をオンし、ｌサイクル前の変換値を放電し
て、積分器（６）の出力を第６図Ｅにポずように０■に
する。この期間に変換すべき人力ディジタルデータ（第
６図Ｄ）をカウンタにプリセントしておく。時間ｔ１に
おいてＦ　Ｅ　Ｔ　（？）をオフにすると同時に２つの
カレントスイッチを閉じて電流１Ｇとｔｏによる積分を
開始する。積分期間は上位、下位夫々のカウンタにセッ
トした入力ディジタルデータによって決まる。時間ｔ工
から計数を開始し、各カウンタのキャリ信号が発生した
時点で夫々２つのカレントスイッチを開く。例えば電流
Ｉｏに関連したカレントスイッチは時間ｔ１とｔ３の途
中で開き、電流ｉｏに関連したカレントスイッチは時間
ｔ３で開く。

時間ｔ４でＤ／Ａ変換器（５）の出力端子Ｔ７からの第
６図Ｇに示すようなデグリッチクロツタをハイレベルと
してアナログスイッチ（９ａ）を閉じ、時間ｔ５まで接
続されることで、積分器（６）の出力が取り出され、こ
の出力を反転増幅器（９ｂ）及びローパスフィルタ（１
０）を通ずことにより、出力端子（１１）にＤ／Ａ変換
出力が得られる。

次に、第５図において、（２１）はアナログ信号が印加
される入力端子であって、この入力端子（２１）からの
アナログ信号はバッファアンプ（２２）及びスイッチ（
２３）を介してオペアンプ（２４ａ　）及びコンデンサ
（２４ｂ　）から成る積分器（２４）に供給される。積
分器（２４）の出力はオペアンプ（２５）を介してＩＣ
構成とされたＡ／Ｄ変換器（２６）の入力端子Ｔ１に接
続される。この入力端子Ｔ１には図示せずもＡ／Ｄ変換
器（２６）に含まれる上位ビット用コンパレータと下位
ビット用コンパレータの反転入力端子が共通接続され、
上位ビット用コンパレータの非反転入力端子は基準電位
源（−ＶＲＥＦ）に接続され、上位ビ・ノド用コンパレ
ータの非反転入力端子は接地されている。

また、Ａ／Ｄ変換器（２６）内には上位ビット用コンパ
レータに対応して上位ビット用カウンタ・シストレジス
タ、下位ビット用コンパレータに対応して下位ビット用
カウンタ・シフトレジスタが設けられ、更にタイミング
回路、サンプル・ホールドパルス発生回路、定電流源及
び制御回路等が設けられている。定電流源は電流ｉｏと
１０とする複数個の定電流源から成り、両者の電流はＩ
Ｏ／１ｏ＝１２７の関係にある。そして画定電流源は夫
々カレントスイ゛ソチを介して入力端子Ｔ１に接続され
ている。

また、Ａ／Ｄ変換器（２６）の入力端子Ｔ４．Ｔ５には
夫々入力端子（２７）　、　　（２８）よりビットクロ
ック、変換命令が供給され、Ａ／Ｄ変換１（２６）の出
力端子Ｔ３より出力端子（２９）に対してＡ／Ｄ変換さ
れたディジタルデータが出力される。また、Ａ／Ｄ変換
器（２６）の出力端子Ｔ６にはサンプル・ホールドパル
ス発生回路が接続されており、この出力端子Ｔ６のサン
プル・ホールドパルスによりスイッチ（２３）が制御さ
れる。（２６ａ）はＡ／Ｄ変換用の水晶発振子であって
、これに基づいてカウンタ川クロック（マスククロツタ
）が発生される。

次に、第５図の回路動作を第７図を参照して説明する。

いま、時間ｔｏ　ｘｔｌではスイッチ（２３）のみ閉じ
、定電流源用の２つのカレントスイッチは開いておく。

この期間に入力端子（２１）からの入力電圧ＶＩＮを積
分器（２４）でサンプル・ホールドし、この結集積分器
（２４）の出力ｖａｒｒは−ＶＩＭとなる。次に時間ｔ
１でスイッチ（２３）を開き、これより所定時間後の時
間ｔ２で２つのカレントスイッチ（２）、　（９）を共
に閉じる。同時に上位カウンタが計数を開始する。積分
器（２４）の出力は定電流源によって一定の傾きでＯ■
に近づくが、上位用コンパレータの基準値−ＶＲＥＦに
達すると、上位用コンパレータの出力が反転して、制御
回路により時間ｔ３においてカレントスイッチ（Ｉｏ用
）を開く、同時に上位カウンタの動作を停止し、今度は
下位カウンタの計数を開始する。積分器（２４）はｉｏ
の定電流源のみで動作し続ける。積分器（２６）の出力
が０■を横切ると下位用コンパレータの出力が反転して
、制御回路により時間ｔ４において下位カウンタの動作
を停止させる。

２つの定電流源の間には、ｉｏ／１ｏ＝１２７の関係を
持たせであるので、上位カウンタの１カウントは、下位
カウンタの１カウントの２７倍の止み付けがしであるこ
とになる。従って上位カウンタと下位カウンタを直列に
接続すれば両カウンタで扱うビットの和に相当するビッ
トのＡ／Ｄ変換データが得られる。つまり、出力端子（
２９）からは常に所望のＡ／Ｄ変換出力が得られる。

Ｄ　発明が解決しようとする問題点 ところで、上述の如き構成を成す従来装置の場合、変換
器内部で起こる異なった周波数系同志の混変調によって
ビートスペクトラムが発生されると云う不都合がある。

すなわち、変換に用いるカレントスイッチ駆動用のカウ
ント用クロック（変換用クロック）と、ワードクロック
の如きサンプリングクロック、変換命令の如き変換制御
用クロック及び人出力のシリアルデータ等とが非同期の
関係にあることが多く、これ等が変換器内部で混変調を
起こし、ビートノイズを発生してしまう。

この混変調によるビートノイズは、変換器内部でも発生
するために、アースまわりを改善したり、シールド効果
を強化したりする等してもなくならない。そして、この
ビートノイズは、変換器を例えばディジタルオーディオ
用に用いた場合、可聴帯域に混入するので問題となる。

そこで、例えばこのカウント用クロックを分周してサン
プリングクロックを生成したり、或いは水晶発振子を、
周波数を選んで使用してやれば斯る問題は発生しにくい
が、サンプリング周波数が変化した場合、或いは変化さ
せる場合にはその都度水晶振動子を用意する必要がある
。また、ＰＬＬ等を使用してカウント用クロックをサン
プリングクロックに同期させ、サンプリングクロックの
整数倍の周波数になるようにしてやればよいが、元来こ
のカウント用クロックはジッタが数十（ＰＳ）程度でな
ければならないので現実には非常に困難である。

この発明は斯る点に鑑みてなされたもので、簡単な構成
で混変調によるビートノイズを拡散して、実質的に除去
することができる信号変換装置を提供するものである。

Ｅ　問題点を解決するための手段 この発明による信号変換装置は制御用クロックに同期し
て供給される第１信号を上記制御用クロックと非同期の
関係にある変換用クロックに基づいて第２信号に変換す
る信号変換装置におい°ζ、少なくとも上記制御用クロ
ックに対してジッタ混入手段（３０）〜（３３）を設け
、この制御用クロックにジッタを付加するように構成し
ている。

Ｆ　作用 ビットクロックやワードクロック或いは変換命令等の制
御用クロックに対してジッタ混入手段（３０）　、　　
（３３）を設ける。そして、このジッタ混入手段により
、入力された制御用クロックをＦＭ変調して実質的にジ
ッタを付加する。このジッタの付加により瞬時周波数を
移動させるとビームスペクトラムも移動し、ホワイトノ
イズ状に拡散される。

Ｇ　実施例 以下この発明の一実施例を第１図〜第３図に基づいてａ
’Ｐ　Ｌ　＜説明する。

Ｇ　ＩＤ　／　Ａ変換回路 第１図は本実施例のＤ／Ａ変換回路の構成を承すもので
、同図において、第４図と対応する部分には同一符号を
付し、その重複説明を省略する。

本実施例では、Ｄ／Ａ変換器（５）の入力端にジッタ混
入回路（３０）とＤ型フリップフロップ回路（３１）を
設け、ビットクロックが印加される入力端子（２）をジ
ッタ混入回路（３０）の入力側に接続し、ジッタ混入回
路（３０）出力側をフリップフロップ回ＩＩ　（３１）
のクロック端子に接続すると共にＤ／Ａ変換器（５）の
入力端子Ｔ２に接続する。またディジタルデータが印加
される入力端子（１）、変換命令が印加される入力端子
（３）及びワードクロック（４）を夫々フリップフロッ
プ回路（３１）の各入力端子りに接続し、夫々対応する
出力端子ＱをＤ／Ａ変換器（５）の入力端子Ｔ１．Ｔ３
及びＴ４に接続する。

なお、ジッタ混入回路（３０）の回路構成は種々のもの
が考えられるが、例えば２個の単安定マルチバイブレー
クとホワイトノイズ発生器とで構成してもよい。

入力端子（２）からのビットクロツタはジッタ混入回路
（３０）に供給されてＦＭ変調され、ジッタが付加され
る。このジッタの付加されたビットクロックをフリップ
フロップ回路（３１）のクロック端子に供給することに
より、このビットクロックの供給された時点で順次フリ
ップフロップ回路（３１）よりＤ／Ａ変換器（５）側に
伝達されるディジタルデータ、変換命令及びワードクロ
ックにも実質的にジッタが付加されることになる。

つまり、この発明では、第１図の回路で実際に精度に関
係するのはアナログスイッチ（９ａ）を制御するデグリ
ッチクロックと、水晶発振子（５ａ）に基づく変換用ク
ロック（カウント用クロック）であり、それ以外のデー
タやクロックはかなりジッタがあってもＤ／Ａ変換器（
５）がデータを読み間違いしない限り精度に影響しない
ので、このことに着目し、上述の如く入力端子ｉｌｌ〜
（４）から供給されるデータやクロック等にジッタを付
加して瞬時周波数を移動させ、ビートスペクトラムをホ
ワイトノイズ状に拡散してビートノイズを実質的に除去
するわけである。なお、デグリッチクロツタはジッタが
混入しないように入力端子（４）から直接取り出すよう
にする。これはもしデグリッチクロックにジッタが入る
と、歪やノイズを生成してしまう可能性があるからであ
る。

第３図はビートノイズが実質的に除去される過程を示し
たもので、第３図Ａは水晶発振子（５ａ）に基づく変換
用クロックと、入力端子（１）〜（４）からのデータや
クロック等との混変調によりビートノイズが出ている状
態を示している。この状態で、データやクロック等に小
量ジッタを加えるとビートノイズが拡散され第３図Ｂに
示すようになる。

更にジッタのスペクトラムを広げてゆくと、第３図Ｃに
示すように、ビートスペクトラムがホワイトノイズ状に
拡散してビートノイズはホワイトノイズにうもれてゆき
、実質的に除去される。

Ｇ　２　Ａ　／　Ｄ変換回路 第２図は本実施例のＡ／Ｄ変換回路の構成を示すもので
、同図において、第５図と対応する部分には同一符号を
付し、その重複説明を省略する。

Ｄ　／　Ａ、変換回路の場合と同様Ａ／Ｄ変換回路の場
合も、Ａ／Ｄ変換器（２６）に対してジッタ混入回路（
３２）とＤ型フリップフロップ回路（３３）を設ける。

そして、ピットクロツタが印加される入力端子（２７）
をジッタ混入回路（３２）の入力側に接続し、ジッタ混
入回路（３２）の出力側をフリップフロップ回路（３３
）のクロック端子に接続すると共にＡ／Ｄ変換器（２６
）の入力端子Ｔ４に接続する。また、変換命令が印加さ
れる入力端子（２８）をフリップフロップ回路（３３）
の入力端子りに接続し、その出力端子ＱをＡ／Ｄ変換器
（２６）の入力端子Ｔ５に接続する。ジッタ混入回路（
３２）も上述のジッタ混入回路（３０）と同様２個の単
安定マルチパイプレークとホワイトノイズ発生器とで構
成してもよい。

入力端子（２７）からのピットクロックはジッタ混入回
路（３２）に供給されてＦＭ変ｔｉＭされ、ジッタが付
加される。このジッタの付加されたピットクロックをフ
リップフロップ回路（３３）のクロック端子に供給する
ことにより、このピットクロックの供給された時点で順
次フリップフロップ回路（３３）よりＡ／Ｄ変換器（２
６）側に伝達される変換命令にも実質的にジッタが付加
されることになる。また、出力端子（２９）に得られる
ディジタルデータはジッタを含むピットクロックで順次
送り出されるので、ディジタルデータも実質的にジッタ
を含むことになる。なお、サンプル・ホールドパルスは
ジッタが混入しないように入力端子（２８）から直接取
り出すようにする。

このようにしてピットクロツタ等にジッタを付加し、瞬
時周波数を移動させることによりビートスペクトラムが
ホワイトノイズ状に拡散され、ビートノイズが実質的に
除去される。

本実施例によれば、ビートスペクトラムがどの位置にで
きても、ホワイトノイズ化でき、従って、水晶発撮子の
発振周波数、サンプリング周波数共に任意に選ぶことが
でき、歪、Ｓ／Ｎ比共に悪化させることなく　Ｄ／Ａ変
換器及びＡ／Ｄ変換器からビートノイズを実質的に除去
することができる。

Ｈ発明の効果 上述のごとくこの発明によれば、変換器内部で起こる異
なった周波数系同志の混変調によって発生されるビート
スペクトラムを、精度に関係しない方の周波数のクロッ
ク又は信号にジッタを付加する等してＦＭ変調をかける
ことによって拡散するようにしたので、簡単な回路構成
でビートノイズを実質的に除去できる。また、変換に必
要な時間と精度に見合った最適なＡ／Ｄ、Ｄ／Ａ変換用
水晶発振子を任意に選択でき、しかも変換時間を超えな
い限りサンプリング周波数を任慈に選択できる。例えば
サンプリング周波数が２Ｑｋ）ｌｚ〜１００ｋＨｚまで
連続可変の信号変換装置もビートノイズの問題なしに実
現できる。特にこの発明は高精度、低ノイズ、低コスト
等が要求されるディジタルオーディオ用及び計測機用の
信号変換装置や或いは近い将来実現されるであろうディ
ジタルオーディオチーブレコーダや衛星放送機器等複数
のサンプリング周波数を有する機器等に用いて有用であ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例におけるＤ／Ａ変換回路を
示す回路構成図、第２図はこの発明の一実施例における
Ａ／Ｄ変換回路を示す回路構成図、第３図はこの発明の
説明に供するための図、第４図は従来のＤ／Ａ変換回路
の一例を示す回路構成図、第５図は従来のＡ／Ｄ変換回
路の一例を示す回路構成図、第６図は第４図の動作説明
に供するための路線図、第７図は第５図の動作説明に供
するための路線図である。 （５）はＤ／Ａ変換器、＋６）、　　（２４）は積分器
、（９）はデグリッチ回路、（２３）はスイッチ、（２
６）はＡ／Ｄ変換器、（３０）　、　　（３２）はジッ
タ混入回路、（３１）　、　　（３３）はＤ型フリップ
フロップ回路である。 ビート入よＩ７トラ八へ黄史図 第３図

Claims (1)

【特許請求の範囲】
1. 制御用クロックに同期して供給される第１信号を上記制
   御用クロックと非同期の関係にある変換用クロックに基
   づいて第２信号に変換する信号変換装置において、少な
   くとも上記制御用クロックに対してジッタ混入手段を設
   け、該制御用クロックにジッタを付加するようにしたこ
   とを特徴とする信号変換装置。