JPH01311620A - デグリッチ回路 - Google Patents
デグリッチ回路Info
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- JPH01311620A JPH01311620A JP14242988A JP14242988A JPH01311620A JP H01311620 A JPH01311620 A JP H01311620A JP 14242988 A JP14242988 A JP 14242988A JP 14242988 A JP14242988 A JP 14242988A JP H01311620 A JPH01311620 A JP H01311620A
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- 238000005070 sampling Methods 0.000 claims abstract description 32
- 238000001514 detection method Methods 0.000 claims abstract description 16
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000012905 input function Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、サンプル・ホールド回路によりＤ／Ａ変換出
力に生じるグリッチを除去するデグリッチ回路に関（２
、特に種々のサンプリング周波数のデジタル信号に対応
したデジタル入力機能を備えるデジタルオーディオ装置
に用いて好適なデグリッチ回路に関する。
力に生じるグリッチを除去するデグリッチ回路に関（２
、特に種々のサンプリング周波数のデジタル信号に対応
したデジタル入力機能を備えるデジタルオーディオ装置
に用いて好適なデグリッチ回路に関する。
（ロ）従来の技術
最近、ＣＤプレーヤ、ＤＡＴ（デジタル・オーディオ・
テープレコーダ）、あるいはＢＳチューナ（衛星放送受
信用チューナ）等のオーディオ情報をデジタル信号で取
り扱うデジタルオーディオソース装置の多くのものは、
該オーディオ情報をデジタル信号のまま出力するデジタ
ル出力機能が設けられている。前記デジタルオーディオ
ソース装置から出力されるデジタル信号は、ＥＩＡＪ（
社団法人日本電子機械工業会）で標準化きれたデジタル
オーディオインタフェースの規格（ＥＩＡＪ規格ＣＰ−
３４０）に準拠しているので、前記デジタル出力機能を
備えるデジタルオーディオソース装置の出現に伴ってオ
ーディオ増幅器の中には、前記規格に準拠したデジタル
入力機能を備え、前記デジタルオーディオソース装置か
らのデジタル信号を直接入力出来る様に成されたものが
製品化されてきた。
テープレコーダ）、あるいはＢＳチューナ（衛星放送受
信用チューナ）等のオーディオ情報をデジタル信号で取
り扱うデジタルオーディオソース装置の多くのものは、
該オーディオ情報をデジタル信号のまま出力するデジタ
ル出力機能が設けられている。前記デジタルオーディオ
ソース装置から出力されるデジタル信号は、ＥＩＡＪ（
社団法人日本電子機械工業会）で標準化きれたデジタル
オーディオインタフェースの規格（ＥＩＡＪ規格ＣＰ−
３４０）に準拠しているので、前記デジタル出力機能を
備えるデジタルオーディオソース装置の出現に伴ってオ
ーディオ増幅器の中には、前記規格に準拠したデジタル
入力機能を備え、前記デジタルオーディオソース装置か
らのデジタル信号を直接入力出来る様に成されたものが
製品化されてきた。
ところで、Ｄ／Ａ変換器によりデジタル信号をアナログ
信号に変換するとき、グリッチと呼ばれるスパイク状の
雑音が発生することが知られている。その為、前記Ｄ／
Ａ変換器の次段には、例えば特開昭６２−９２６１８号
公報に示される如く、前記グリッチを除去する為のデグ
リ・ソチ回路が備えられている。前記デグリッチ回路と
しては、上述した公報の如く、サンプル・ホールド回路
（以下、Ｓ／Ｈ回路と記す）を使用したものが一般的で
あり、この様なデグリッチ回路は、Ｄ／Ａ変換器からの
Ｄ／Ａ変換出力にグリッチの発生が在ると予想される期
間、前値ホールドし、グリッチの発生が無い期間のみサ
ンプリングすることによりグリッチが後段に伝送される
のを防止している。
信号に変換するとき、グリッチと呼ばれるスパイク状の
雑音が発生することが知られている。その為、前記Ｄ／
Ａ変換器の次段には、例えば特開昭６２−９２６１８号
公報に示される如く、前記グリッチを除去する為のデグ
リ・ソチ回路が備えられている。前記デグリッチ回路と
しては、上述した公報の如く、サンプル・ホールド回路
（以下、Ｓ／Ｈ回路と記す）を使用したものが一般的で
あり、この様なデグリッチ回路は、Ｄ／Ａ変換器からの
Ｄ／Ａ変換出力にグリッチの発生が在ると予想される期
間、前値ホールドし、グリッチの発生が無い期間のみサ
ンプリングすることによりグリッチが後段に伝送される
のを防止している。
（ハ）発明が解決しようとする課題
ところで、Ｓ／Ｈ回路は、Ｄ／Ａ変換出力の特性を良好
にする為にホールド時間をなるべく短くすることが好ま
しいが、ホールド時間を短くしすぎるとグリッチの除去
が完全に行われなくなるので、Ｄ／Ａ変換器に応じて最
適なホールド時間が存在する。
にする為にホールド時間をなるべく短くすることが好ま
しいが、ホールド時間を短くしすぎるとグリッチの除去
が完全に行われなくなるので、Ｄ／Ａ変換器に応じて最
適なホールド時間が存在する。
しかしながら、上述したデジタル入力機能を備えるオー
ディオ増幅器においては、種々のデジタルオーディオソ
ース装置から出力される種々のサンプリング周波数ｆ、
のデジタル信号（ＣＤプレーヤ： ｆｓ＝ ４４．１Ｋ
Ｈｚ、 ＤＡＴ ： ｆｓ＝ ３２ＫＨｚ、 ４４ 、
１ ＫＨｚあるいは４８ＫＨｚ、ＢＳチューナ：ｆ、＝
３２ＫＨｚあるいは４８ＫＨｚ）が入力され、該デジタ
ル信号を伝送する基準となる基壁クロック（ビットクロ
ック）が信号処理上の理由から１２８Ｘｆ。
ディオ増幅器においては、種々のデジタルオーディオソ
ース装置から出力される種々のサンプリング周波数ｆ、
のデジタル信号（ＣＤプレーヤ： ｆｓ＝ ４４．１Ｋ
Ｈｚ、 ＤＡＴ ： ｆｓ＝ ３２ＫＨｚ、 ４４ 、
１ ＫＨｚあるいは４８ＫＨｚ、ＢＳチューナ：ｆ、＝
３２ＫＨｚあるいは４８ＫＨｚ）が入力され、該デジタ
ル信号を伝送する基準となる基壁クロック（ビットクロ
ック）が信号処理上の理由から１２８Ｘｆ。
や１９２Ｘｆ、等のサンプリング周波数ｆ、の整数倍に
選ばれるので、前記オーディオ増幅器内に備えられてい
たＳ／Ｈ回路のホールド時間は、入力されるデジタル信
号のサンプリング周波数ｆ、によって変化してしまい、
Ｄ／Ａ変換器に対し、全てのサンプリング周波数ｆ、の
デジタル信号において、最適にすることが出来なかった
。すなわち、それはＳ／Ｈ回路が一般にＤ／Ａ変換器の
Ｄ／Ａ変換動作を開始させるワードクロックの発生時間
に対し、一義的に定められた前後数ビットクロック分を
ホールド時間として設定されることに因る。
選ばれるので、前記オーディオ増幅器内に備えられてい
たＳ／Ｈ回路のホールド時間は、入力されるデジタル信
号のサンプリング周波数ｆ、によって変化してしまい、
Ｄ／Ａ変換器に対し、全てのサンプリング周波数ｆ、の
デジタル信号において、最適にすることが出来なかった
。すなわち、それはＳ／Ｈ回路が一般にＤ／Ａ変換器の
Ｄ／Ａ変換動作を開始させるワードクロックの発生時間
に対し、一義的に定められた前後数ビットクロック分を
ホールド時間として設定されることに因る。
（ニ）課題を解決するための手段
本発明は、上述の点に鑑み成されたデグリッチ回路を提
供せんとするもので、入力されるデジタル信号から抽出
されるビットクロックのパルス数を用いてサンプル・ホ
ールド回路のサンプル時間及びホールド時間を制御する
為の制御パルスを発生する制御パルス発生回路と、入力
されるデジタル信号のサンプリング周波数を検出する検
出回路と、該検出回路により検出されたサンプリング周
波数に応じて前記制御パルス発生回路からの制御パルス
のホールドを行う為のホールド信号の発生期間を設定す
るビットクロックのパルス数を変化させる設定回路とか
ら成る。
供せんとするもので、入力されるデジタル信号から抽出
されるビットクロックのパルス数を用いてサンプル・ホ
ールド回路のサンプル時間及びホールド時間を制御する
為の制御パルスを発生する制御パルス発生回路と、入力
されるデジタル信号のサンプリング周波数を検出する検
出回路と、該検出回路により検出されたサンプリング周
波数に応じて前記制御パルス発生回路からの制御パルス
のホールドを行う為のホールド信号の発生期間を設定す
るビットクロックのパルス数を変化させる設定回路とか
ら成る。
（＊）作用
本発明は、入力されるデジタル信号のサンプリング周波
数に応じて制御パルス発生回路からの制御パルスのホー
ルドを行う為のホールド信号の発生期間を設定するピッ
１−クロックのパルス数を変化させることにより種々の
サンプリング周波数のデジタル信号に対してサンプル・
ホールド回路のホールド時間を略一定にし、種々のサン
プリング周波数のデジタル信号において、前記ホールド
時間をＤ／Ａ変換器に対する概ね最適時間に設定したも
のである。
数に応じて制御パルス発生回路からの制御パルスのホー
ルドを行う為のホールド信号の発生期間を設定するピッ
１−クロックのパルス数を変化させることにより種々の
サンプリング周波数のデジタル信号に対してサンプル・
ホールド回路のホールド時間を略一定にし、種々のサン
プリング周波数のデジタル信号において、前記ホールド
時間をＤ／Ａ変換器に対する概ね最適時間に設定したも
のである。
（へ）実施例
第１図は、本発明の一実施例を示す回路ブロック図で、
（１）はオーディオ情報が例えば１６ビツトのデータで
入力されると共にＥＩＡＪ規格ＣＰ−３４０に準拠した
シリアルのデジタル信号が入力される入力端子、（２）
は該入力端子（１〉に入力されるデジタル信号を復調す
る復調回路、（３）は該復調回路（２）により復調され
たデジタル信号に含まれる種々のデータに応じた信号処
理を行う信号処理回路、（４〉は該信号処理回路（３）
により信号処理されたデジタル信号をアナログ信号に変
換するＤ／Ａ変換器、（５）は該Ｄ／Ａ変換器（４）か
らのアナログ信号のサンプリング及び前値ホールドを行
うサンプル・ホールド回路（Ｓ／Ｈ回路）、（６）は前
記信号処理回路（３）から得られるビットクロックによ
り前記Ｓ／Ｈ回路（５）のサンプル時間及びホールド時
間を制御する為の制御パルスを発生する制御パルス発生
回路、（７）は入力端子（１〉に入力されたデジタル信
号に含まれているサンプリング周波数識別データにより
該デジタル信号のサンプリング周波数ｆｓを検出するｆ
、検出回路、（８）は該ｆ、検出回路（７）の検出出力
に応じて設定されるカウント値を変化させることが出来
るカウンタ手段を備えると共に前記ｆ、検出回路（７）
により検出されたサンプリング周波数ｆ、に応じて前記
制御パルス発生回路（６）からの制御パルスのホールド
を行う為のホールド信号の発生期間を設定する設定回路
である。
（１）はオーディオ情報が例えば１６ビツトのデータで
入力されると共にＥＩＡＪ規格ＣＰ−３４０に準拠した
シリアルのデジタル信号が入力される入力端子、（２）
は該入力端子（１〉に入力されるデジタル信号を復調す
る復調回路、（３）は該復調回路（２）により復調され
たデジタル信号に含まれる種々のデータに応じた信号処
理を行う信号処理回路、（４〉は該信号処理回路（３）
により信号処理されたデジタル信号をアナログ信号に変
換するＤ／Ａ変換器、（５）は該Ｄ／Ａ変換器（４）か
らのアナログ信号のサンプリング及び前値ホールドを行
うサンプル・ホールド回路（Ｓ／Ｈ回路）、（６）は前
記信号処理回路（３）から得られるビットクロックによ
り前記Ｓ／Ｈ回路（５）のサンプル時間及びホールド時
間を制御する為の制御パルスを発生する制御パルス発生
回路、（７）は入力端子（１〉に入力されたデジタル信
号に含まれているサンプリング周波数識別データにより
該デジタル信号のサンプリング周波数ｆｓを検出するｆ
、検出回路、（８）は該ｆ、検出回路（７）の検出出力
に応じて設定されるカウント値を変化させることが出来
るカウンタ手段を備えると共に前記ｆ、検出回路（７）
により検出されたサンプリング周波数ｆ、に応じて前記
制御パルス発生回路（６）からの制御パルスのホールド
を行う為のホールド信号の発生期間を設定する設定回路
である。
今、入力端子（１）にデジタル信号が入力されると、該
デジタル信号は復調回路（２）により復調されると共に
信号処理回路（３）により信号処理されてオーディオデ
ータのイ也にビットクロック（第２図（イ）に示す）や
制御データ（ＣＤのサブコード等）に分離される。そし
て、前記信号処理回路（３）によりビットクロックから
第２図（ロ）に示す如く、Ｄ／Ａ変換器（４）のＤ／Ａ
変換動作を開始させるワードクロックが得られる。前記
信号処理回路（３）から発生されるオーディオデータ、
ビットクロック及びワードクロックは、Ｄ／Ａ変換器（
４）に供給される。ここで、前記Ｄ／Ａ変換器（４）は
、ワードクロックがｒ Ｈ、からｒ′Ｌ」レベルに変化
したときＤ／Ａ変換動作が開始される様に成されており
、オーディオデータが第２図（ハ）に示す如くビットク
ロックに応じてＭＳＢ（最上位ビット）から下位ビット
向ってＤ／Ａ変換器（４）に順次入力されるとすると、
オーディオデータのＬＳＢ（最下位ビット）が該Ｄ／Ａ
変換器（４）に入力されたとき、ワードクロックは「Ｈ
４からｒ Ｌ 、レベルに変化する。その為、前記Ｄ／
Ａ変換器（４）はオーディオデータの１サンプルが入力
された時点でＤ／Ａ変換動作が行われる。
デジタル信号は復調回路（２）により復調されると共に
信号処理回路（３）により信号処理されてオーディオデ
ータのイ也にビットクロック（第２図（イ）に示す）や
制御データ（ＣＤのサブコード等）に分離される。そし
て、前記信号処理回路（３）によりビットクロックから
第２図（ロ）に示す如く、Ｄ／Ａ変換器（４）のＤ／Ａ
変換動作を開始させるワードクロックが得られる。前記
信号処理回路（３）から発生されるオーディオデータ、
ビットクロック及びワードクロックは、Ｄ／Ａ変換器（
４）に供給される。ここで、前記Ｄ／Ａ変換器（４）は
、ワードクロックがｒ Ｈ、からｒ′Ｌ」レベルに変化
したときＤ／Ａ変換動作が開始される様に成されており
、オーディオデータが第２図（ハ）に示す如くビットク
ロックに応じてＭＳＢ（最上位ビット）から下位ビット
向ってＤ／Ａ変換器（４）に順次入力されるとすると、
オーディオデータのＬＳＢ（最下位ビット）が該Ｄ／Ａ
変換器（４）に入力されたとき、ワードクロックは「Ｈ
４からｒ Ｌ 、レベルに変化する。その為、前記Ｄ／
Ａ変換器（４）はオーディオデータの１サンプルが入力
された時点でＤ／Ａ変換動作が行われる。
一方、信号処理回路（３）により信号処理されるデジタ
ル信号の中には、サンプリング周波数識別データが含ま
れているので、ｆ、検出回路（７）により入力端子（１
）に入力されたデジタル信号のサンプリング周波数ｆ、
が検出される。その為、設定回路（８）により前記ｆｓ
検出回路（７〉で検出されたサンプリング周波数ｆ、に
応じて制御パルス発生回路（６）から発生される制御パ
ルスが設定される。ここで、前記制御パルス発生回路（
６）から発生される制御パルスは、Ｓ／Ｈ回路（５）の
サンプル時間を制御するｒ Ｈ、レベルのサンプル信号
とホールド時間を制御するｒ Ｌ 、レベルのホールド
信号とから構成され、前記制御パルス発生回路（６）は
、例えばサンプリング周波数ｆ、が４４．１ＫＨｚのデ
ジタル信号が入力されたとき、第２図（均に示す如く、
ワードクロックがｒ Ｈ、からｒ Ｌ ｊレベルに変化
する立下り時ｔ、よりビットクロックの３パルス前のｔ
ｌからビットクロックの７パルス後のｔ、までホールド
信号を発生ずる様に成され、ｔ、〜ｔ２の期間がＤ／Ａ
変換器（４）に応じた最適なホールド時間に設定されて
いる。その為、Ｄ／Ａ変換器（４）から出力されるアナ
ログ信号は、特性がほとんど損われずにＳ／Ｈ回路（５
）により安定した部分が取り出され、次段のローパスフ
ィルタ（Ｌ。
ル信号の中には、サンプリング周波数識別データが含ま
れているので、ｆ、検出回路（７）により入力端子（１
）に入力されたデジタル信号のサンプリング周波数ｆ、
が検出される。その為、設定回路（８）により前記ｆｓ
検出回路（７〉で検出されたサンプリング周波数ｆ、に
応じて制御パルス発生回路（６）から発生される制御パ
ルスが設定される。ここで、前記制御パルス発生回路（
６）から発生される制御パルスは、Ｓ／Ｈ回路（５）の
サンプル時間を制御するｒ Ｈ、レベルのサンプル信号
とホールド時間を制御するｒ Ｌ 、レベルのホールド
信号とから構成され、前記制御パルス発生回路（６）は
、例えばサンプリング周波数ｆ、が４４．１ＫＨｚのデ
ジタル信号が入力されたとき、第２図（均に示す如く、
ワードクロックがｒ Ｈ、からｒ Ｌ ｊレベルに変化
する立下り時ｔ、よりビットクロックの３パルス前のｔ
ｌからビットクロックの７パルス後のｔ、までホールド
信号を発生ずる様に成され、ｔ、〜ｔ２の期間がＤ／Ａ
変換器（４）に応じた最適なホールド時間に設定されて
いる。その為、Ｄ／Ａ変換器（４）から出力されるアナ
ログ信号は、特性がほとんど損われずにＳ／Ｈ回路（５
）により安定した部分が取り出され、次段のローパスフ
ィルタ（Ｌ。
Ｐ、Ｆ）（図示せず）に供給される。
ところで、制御パルス発生回路（６）は、設定回路（８
）により入力端子（１）に入力されるデジタル信号のサ
ンプリング周波数ｆ、に応じてホールド信号が発生され
る期間を設定するビットクロックのパルス数が変化する
。ここで、ビットクロックの周波数がサンプリング周波
数ｆ、の１９２倍に設定されているとし、上述した如く
、ｆｓ＝ ４４ 、１ ＫＨｚのデジタル信号が入力さ
れたとき、Ｄ／Ａ変換器（４）において最適なホールド
時間がワードクロックの立下り時Ｌ０よりビットクロッ
クの３パルス前からビットクロックの７パルス後までの
期間で得られているとすれば、前記Ｄ／Ａ変換器（４）
における最適なホールド時間は、第３図（イ）に示す如
く、ワードクロックの立下り時ｔ、より３５４．３ｎと
なる。
）により入力端子（１）に入力されるデジタル信号のサ
ンプリング周波数ｆ、に応じてホールド信号が発生され
る期間を設定するビットクロックのパルス数が変化する
。ここで、ビットクロックの周波数がサンプリング周波
数ｆ、の１９２倍に設定されているとし、上述した如く
、ｆｓ＝ ４４ 、１ ＫＨｚのデジタル信号が入力さ
れたとき、Ｄ／Ａ変換器（４）において最適なホールド
時間がワードクロックの立下り時Ｌ０よりビットクロッ
クの３パルス前からビットクロックの７パルス後までの
期間で得られているとすれば、前記Ｄ／Ａ変換器（４）
における最適なホールド時間は、第３図（イ）に示す如
く、ワードクロックの立下り時ｔ、より３５４．３ｎと
なる。
一方、入力端子（１）に入力されるデジタル信号のサン
プリング周波数ｆ、が３２ＫＨｚあるいは４８ＫＨｚの
場合、Ｓ／Ｈ回路（５）が仮に一義的にワードクロック
の立下り特上〇よりビットクロックの３パルス前からビ
ットクロックの７パルス後までの期間、ホールド動作さ
れるとすれば、Ｓ／Ｈ回路（５）のホールド時間は、Ｄ
／Ａ変換器（４）における最適なホールド時間にならな
い。すなわち、ｆ、−３２ＫＨｚのデジタル信号の場合
には、ビットクロックの周波数が基準となるｆｓ＝ ４
４ 、１ ＫＨｚのビットクロックの周波数より低いの
で、ｆ、−４４、１ＫＨｚのときと同じパルス数のビッ
トクロックでＳ／Ｈ回路（５）のホールド時間を設定す
ると、第３図（ロ）に示す如く、その分だけＳ／Ｈ回路
（５）のホールド動作開始時間がＬ６甲まると共にＳ／
Ｈ回路（５）のホールド動作終了時間がｔ、遅くなる。
プリング周波数ｆ、が３２ＫＨｚあるいは４８ＫＨｚの
場合、Ｓ／Ｈ回路（５）が仮に一義的にワードクロック
の立下り特上〇よりビットクロックの３パルス前からビ
ットクロックの７パルス後までの期間、ホールド動作さ
れるとすれば、Ｓ／Ｈ回路（５）のホールド時間は、Ｄ
／Ａ変換器（４）における最適なホールド時間にならな
い。すなわち、ｆ、−３２ＫＨｚのデジタル信号の場合
には、ビットクロックの周波数が基準となるｆｓ＝ ４
４ 、１ ＫＨｚのビットクロックの周波数より低いの
で、ｆ、−４４、１ＫＨｚのときと同じパルス数のビッ
トクロックでＳ／Ｈ回路（５）のホールド時間を設定す
ると、第３図（ロ）に示す如く、その分だけＳ／Ｈ回路
（５）のホールド動作開始時間がＬ６甲まると共にＳ／
Ｈ回路（５）のホールド動作終了時間がｔ、遅くなる。
また、ｆ、＝４８ＫＨｚのデジタル信号の場合には、ビ
ットクロックの周波数が基準となるｆｓ＝４４゜１ Ｋ
Ｈｚのビットクロックの周波数より高いので、第３図（
ハ）に示す如く、その分だけＳ／Ｈ回路（５）のホール
ド動作開始時間がｔ、遅くなると共にＳ／Ｈ回路（５）
のホールド動作終了時間がｔ４早まる。
ットクロックの周波数が基準となるｆｓ＝４４゜１ Ｋ
Ｈｚのビットクロックの周波数より高いので、第３図（
ハ）に示す如く、その分だけＳ／Ｈ回路（５）のホール
ド動作開始時間がｔ、遅くなると共にＳ／Ｈ回路（５）
のホールド動作終了時間がｔ４早まる。
その為、ｆｓ＝ ３２ ＫＨｚのデジタル信号において
はｔ３及びｔ５時間分補正し、ｆ ｓ ＝ ４８ ＫＨ
ｚのデジタル信号においては１．及びｔ１時間分補正し
てやれば、入力端子（１）に入力きれる全てのサンプリ
ング周波数のデジタル信号においてＳ／Ｈ回路（５）を
最適なホールド時間にすることが出来る。ここで、前記
最適なホールド時間をｆｓ” ３２ ＫＨｚあるいは４
ＦＳ Ｘ）ｉｚに換算すると、ｆｓ ＝ ３２ ＫＨｚ
の場合、近似的にワードクロックの立下り時ｔ０よりビ
ットクロックの２パルス前からビットクロックの５パル
ス後までの期間となり、ｆ、−４８ＫＨｚの場合、近似
的にワードクロックの立下り時ｔ、よりビットクロック
の３パルス前からビットクロックの８パルス後までの期
間となる。その為、第１図の回路においては、ｆ、検出
回路（７）でｆｓ−３２ＫＨｚのデジタル信号が入力さ
れたことが検出された場合、設定回路（８）によりワー
ドクロックの立下り時ｔ０よりビットクロックの２パル
ス前からビットクロックの５パルス後までの期間、ホー
ルド信号を発生ずる様に、また、ｆ、検出回路（７）で
ｆ、＝ ４８ＫＨｚのデジタル信号が入力されたことが
検出された場合、前記設定回路（８）によりワードクロ
ックの立下り時ｔ。
はｔ３及びｔ５時間分補正し、ｆ ｓ ＝ ４８ ＫＨ
ｚのデジタル信号においては１．及びｔ１時間分補正し
てやれば、入力端子（１）に入力きれる全てのサンプリ
ング周波数のデジタル信号においてＳ／Ｈ回路（５）を
最適なホールド時間にすることが出来る。ここで、前記
最適なホールド時間をｆｓ” ３２ ＫＨｚあるいは４
ＦＳ Ｘ）ｉｚに換算すると、ｆｓ ＝ ３２ ＫＨｚ
の場合、近似的にワードクロックの立下り時ｔ０よりビ
ットクロックの２パルス前からビットクロックの５パル
ス後までの期間となり、ｆ、−４８ＫＨｚの場合、近似
的にワードクロックの立下り時ｔ、よりビットクロック
の３パルス前からビットクロックの８パルス後までの期
間となる。その為、第１図の回路においては、ｆ、検出
回路（７）でｆｓ−３２ＫＨｚのデジタル信号が入力さ
れたことが検出された場合、設定回路（８）によりワー
ドクロックの立下り時ｔ０よりビットクロックの２パル
ス前からビットクロックの５パルス後までの期間、ホー
ルド信号を発生ずる様に、また、ｆ、検出回路（７）で
ｆ、＝ ４８ＫＨｚのデジタル信号が入力されたことが
検出された場合、前記設定回路（８）によりワードクロ
ックの立下り時ｔ。
よりビットクロックの３パルス前からビットクロックの
８パルス後までの期間、ホールド信号を発生する様に制
御パルス発生回路り６）を構成しておく。したがって、
入力端子（１）に入力される全てのサンプリング周波数
ｆ、のデジタル信号において、Ｓ／Ｈ回路（５）のホー
ルド時間は、概ね最適となり、Ｄ／Ａ変換器（４）から
出力されるアナログ信号は、特性がほとんど損われずに
前記Ｓ／Ｈ回路（５）により安定した部分が取り出され
る。
８パルス後までの期間、ホールド信号を発生する様に制
御パルス発生回路り６）を構成しておく。したがって、
入力端子（１）に入力される全てのサンプリング周波数
ｆ、のデジタル信号において、Ｓ／Ｈ回路（５）のホー
ルド時間は、概ね最適となり、Ｄ／Ａ変換器（４）から
出力されるアナログ信号は、特性がほとんど損われずに
前記Ｓ／Ｈ回路（５）により安定した部分が取り出され
る。
（ト）発明の効果
以上述べた如く、本発明に係るデグリッチ回路は、入力
されるデジタル信号のサンプリング周波数に応じて制御
パルス発生回路からの制御パルスのホールドを行う為の
ホールド信号の発生期間を設定するビットクロックのパ
ルス数を変化させているので、種々のサンプリング周波
数のデジタル信号に対してサンプル・ホールド回路のホ
ールド時間を略一定にすることが出来、種々のサンプリ
ング周波数のデジタル信号において、前記ホールド時間
をＤ／Ａ変換器に対する概ね最適時間に設定することが
出来る。
されるデジタル信号のサンプリング周波数に応じて制御
パルス発生回路からの制御パルスのホールドを行う為の
ホールド信号の発生期間を設定するビットクロックのパ
ルス数を変化させているので、種々のサンプリング周波
数のデジタル信号に対してサンプル・ホールド回路のホ
ールド時間を略一定にすることが出来、種々のサンプリ
ング周波数のデジタル信号において、前記ホールド時間
をＤ／Ａ変換器に対する概ね最適時間に設定することが
出来る。
第１図は本発明の一実施例を示す回路ブロック図、第２
図（イ）、（ロ）、（八）及び（ニ）は、ビットクロッ
ク、オーディオデータ及びＳ／Ｈ回路の制御パルスのタ
イミングを示すタイミング図、第３図（（）、（ロ）及
び（ハ）は本発明の説明の為に供するタイミング図であ
る。 主な図番の説明 （４〉・・・Ｄ／Ａ変換器、 （５）・・・Ｓ／Ｈ回路
、（６）・・・制御パルス発生回路、 （７）・・・ｆ
、検出回路、（８）・・・設定回路。
図（イ）、（ロ）、（八）及び（ニ）は、ビットクロッ
ク、オーディオデータ及びＳ／Ｈ回路の制御パルスのタ
イミングを示すタイミング図、第３図（（）、（ロ）及
び（ハ）は本発明の説明の為に供するタイミング図であ
る。 主な図番の説明 （４〉・・・Ｄ／Ａ変換器、 （５）・・・Ｓ／Ｈ回路
、（６）・・・制御パルス発生回路、 （７）・・・ｆ
、検出回路、（８）・・・設定回路。
Claims (1)
- （１）Ｄ／Ａ変換器からのＤ／Ａ変換出力にグリッチの
発生が在ると予想される期間、前値ホールドし、グリッ
チの発生が無い期間、サンプリングするサンプル・ホー
ルド回路によりグリッチを除去するデグリッチ回路にお
いて、入力されるデジタル信号から抽出されるビットク
ロックのパルス数を用いて前記サンプル・ホールド回路
のサンプル時間及びホールド時間を制御する為の制御パ
ルスを発生する制御パルス発生回路と、入力されるデジ
タル信号のサンプリング周波数を検出する検出回路と、
該検出回路により検出されたサンプリング周波数に応じ
て前記制御パルス発生回路からの制御パルスのホールド
を行う為のホールド信号の発生期間を設定するビットク
ロックのパルス数を変化させる設定回路とから成り、入
力される種々のサンプリング周波数のデジタル信号に対
して前記サンプル・ホールド回路のホールド時間を略一
定にしたことを特徴とするデグリッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142429A JP2594115B2 (ja) | 1988-06-09 | 1988-06-09 | デグリッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142429A JP2594115B2 (ja) | 1988-06-09 | 1988-06-09 | デグリッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01311620A true JPH01311620A (ja) | 1989-12-15 |
| JP2594115B2 JP2594115B2 (ja) | 1997-03-26 |
Family
ID=15315114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63142429A Expired - Lifetime JP2594115B2 (ja) | 1988-06-09 | 1988-06-09 | デグリッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594115B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0412720U (ja) * | 1990-05-18 | 1992-01-31 | ||
| JP2005286522A (ja) * | 2004-03-29 | 2005-10-13 | Sony Ericsson Mobilecommunications Japan Inc | ディジタルアナログ変換器、電子装置、及び通信端末 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59221027A (ja) * | 1983-05-31 | 1984-12-12 | Anritsu Corp | 信号発生装置 |
| JPS626536A (ja) * | 1985-07-02 | 1987-01-13 | Sony Corp | 信号変換装置 |
| JPS62120126A (ja) * | 1985-11-20 | 1987-06-01 | Matsushita Electric Ind Co Ltd | デイジタルアナログ変換装置 |
-
1988
- 1988-06-09 JP JP63142429A patent/JP2594115B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59221027A (ja) * | 1983-05-31 | 1984-12-12 | Anritsu Corp | 信号発生装置 |
| JPS626536A (ja) * | 1985-07-02 | 1987-01-13 | Sony Corp | 信号変換装置 |
| JPS62120126A (ja) * | 1985-11-20 | 1987-06-01 | Matsushita Electric Ind Co Ltd | デイジタルアナログ変換装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0412720U (ja) * | 1990-05-18 | 1992-01-31 | ||
| JP2005286522A (ja) * | 2004-03-29 | 2005-10-13 | Sony Ericsson Mobilecommunications Japan Inc | ディジタルアナログ変換器、電子装置、及び通信端末 |
| JP4544890B2 (ja) * | 2004-03-29 | 2010-09-15 | ソニー・エリクソン・モバイルコミュニケーションズ株式会社 | ディジタルアナログ変換器及び電子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2594115B2 (ja) | 1997-03-26 |
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