JP2594115B2 - デグリッチ回路 - Google Patents
デグリッチ回路Info
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- JP2594115B2 JP2594115B2 JP63142429A JP14242988A JP2594115B2 JP 2594115 B2 JP2594115 B2 JP 2594115B2 JP 63142429 A JP63142429 A JP 63142429A JP 14242988 A JP14242988 A JP 14242988A JP 2594115 B2 JP2594115 B2 JP 2594115B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、サンプル・ホールド回路によりD/A変換出
力に生じるグリッチを除去するデグリッチ回路に関し、
特に種々のサンプリング周波数のデジタル信号に対応し
たデジタル入力機能を備えるデジタルオーディオ装置に
用いて好適なデグリッチ回路に関する。
力に生じるグリッチを除去するデグリッチ回路に関し、
特に種々のサンプリング周波数のデジタル信号に対応し
たデジタル入力機能を備えるデジタルオーディオ装置に
用いて好適なデグリッチ回路に関する。
（ロ）従来の技術 最近、CDプレーヤ、DAT（デジタル・オーディオ・テ
ープレコーダ）、あるいはBSチューナ（衛星放送受信用
チューナ）等のオーディオ情報をデジタル信号で取り扱
うデジタルオーディオソース装置の多くのものは、該オ
ーディオ情報をデジタル信号のまま出力するデジタル出
力機能が設けられている。前記デジタルオーディオソー
ス装置から出力されるデジタル信号は、EIAJ（社団法人
日本電子機械工業会）で標準化されたデジタルオーデ
ィオインタフェースの規格（EIAJ規格CP−340）に準拠
しているので、前記デジタル出力機能を備えるデジタル
オーディオソース装置の出現に伴ってオーディオ増幅器
の中には、前記規格に準拠したデジタル入力機能を備
え、前記デジタルオーディオソース装置からのデジタル
信号を直接入力出来る様に成されたものが製品化されて
きた。
ープレコーダ）、あるいはBSチューナ（衛星放送受信用
チューナ）等のオーディオ情報をデジタル信号で取り扱
うデジタルオーディオソース装置の多くのものは、該オ
ーディオ情報をデジタル信号のまま出力するデジタル出
力機能が設けられている。前記デジタルオーディオソー
ス装置から出力されるデジタル信号は、EIAJ（社団法人
日本電子機械工業会）で標準化されたデジタルオーデ
ィオインタフェースの規格（EIAJ規格CP−340）に準拠
しているので、前記デジタル出力機能を備えるデジタル
オーディオソース装置の出現に伴ってオーディオ増幅器
の中には、前記規格に準拠したデジタル入力機能を備
え、前記デジタルオーディオソース装置からのデジタル
信号を直接入力出来る様に成されたものが製品化されて
きた。
ところで、D/A変換器によりデジタル信号をアナログ
信号に変換するとき、グリッチと呼ばれるスパイク状の
雑音が発生することが知られている。その為、前記D/A
変換器の次段には、例えば特開昭62−92618号公報に示
される如く、前記グリッチを除去する為のデグリッチ回
路が備えられている。前記デグリッチ回路としては、上
述した公報の如く、サンプル・ホールド回路（以下、S/
H回路と記す）を使用したものが一般的であり、この様
なデグリッチ回路は、D/A変換器からのD/A変換出力にグ
リッチの発生が在ると予想される期間、前値ホールド
し、グリッチの発生が無い期間のみサンプリングするこ
とによりグリッチが後段に伝送されるのを防止してい
る。
信号に変換するとき、グリッチと呼ばれるスパイク状の
雑音が発生することが知られている。その為、前記D/A
変換器の次段には、例えば特開昭62−92618号公報に示
される如く、前記グリッチを除去する為のデグリッチ回
路が備えられている。前記デグリッチ回路としては、上
述した公報の如く、サンプル・ホールド回路（以下、S/
H回路と記す）を使用したものが一般的であり、この様
なデグリッチ回路は、D/A変換器からのD/A変換出力にグ
リッチの発生が在ると予想される期間、前値ホールド
し、グリッチの発生が無い期間のみサンプリングするこ
とによりグリッチが後段に伝送されるのを防止してい
る。
（ハ）発明が解決しようとする課題 ところで、S/H回路は、D/A変換出力の特性を良好にす
る為にホールド時間をなるべく短くすることが好ましい
が、ホールド時間を短くしすぎるとグリッチの除去が完
全に行われなくなるので、D/A変換器に応じて最適なホ
ールド時間が存在する。
る為にホールド時間をなるべく短くすることが好ましい
が、ホールド時間を短くしすぎるとグリッチの除去が完
全に行われなくなるので、D/A変換器に応じて最適なホ
ールド時間が存在する。
しかしながら、上述したデジタル入力機能を備えるオ
ーディオ増幅器においては、種々のデジタルオーディオ
ソース装置から出力される種々のサンプリング周波数fs
のデジタル信号（CDプレーヤ:fs＝44.1KHz,DAT:fs＝32K
Hz、44.1KHzあるいは48KHz、BSチューナ:fs＝32KHzある
いは48KHz）が入力され、該デジタル信号を伝送する基
準となる基準クロック（ビットクロック）が信号処理上
の理由から128×fsや192×fs等のサンプリング周波数fs
の整数倍に選ばれるので、前記オーディオ増幅器内に備
えられていたS/H回路のホールド時間は、入力されるデ
ジタル信号のサンプリング周波数fsによって変化してし
まい、D/A変換器に対し、全てのサンプリング周波数fs
のデジタル信号において、最適にすることが出来なかっ
た。すなわち、それはS/H回路が一般にD/A変換器のD/A
変換動作を開始させるワードクロックの発生時間に対
し、一義的に定められた前後数ビットクロック分をホー
ルド時間として設定されることに因る。
ーディオ増幅器においては、種々のデジタルオーディオ
ソース装置から出力される種々のサンプリング周波数fs
のデジタル信号（CDプレーヤ:fs＝44.1KHz,DAT:fs＝32K
Hz、44.1KHzあるいは48KHz、BSチューナ:fs＝32KHzある
いは48KHz）が入力され、該デジタル信号を伝送する基
準となる基準クロック（ビットクロック）が信号処理上
の理由から128×fsや192×fs等のサンプリング周波数fs
の整数倍に選ばれるので、前記オーディオ増幅器内に備
えられていたS/H回路のホールド時間は、入力されるデ
ジタル信号のサンプリング周波数fsによって変化してし
まい、D/A変換器に対し、全てのサンプリング周波数fs
のデジタル信号において、最適にすることが出来なかっ
た。すなわち、それはS/H回路が一般にD/A変換器のD/A
変換動作を開始させるワードクロックの発生時間に対
し、一義的に定められた前後数ビットクロック分をホー
ルド時間として設定されることに因る。
（ニ）課題を解決するための手段 本発明は、上述の点に鑑み成されたデグリッチ回路を
提供せんとするもので、入力されるデジタル信号から抽
出されるビットクロックのパルス数を用いてサンプル・
ホールド回路のサンプル時間及びホールド時間を制御す
る為の制御パルスを発生する制御パルス発生回路と、入
力されるデジタル信号のサンプリング周波数を検出する
検出回路と、該検出回路により検出されたサンプリング
周波数に応じて前記制御パルス発生回路からの制御パル
スのホールドを行う為のホールド信号の発生期間を設定
するビットクロックのパルス数を変化させる設定回路と
から成る。
提供せんとするもので、入力されるデジタル信号から抽
出されるビットクロックのパルス数を用いてサンプル・
ホールド回路のサンプル時間及びホールド時間を制御す
る為の制御パルスを発生する制御パルス発生回路と、入
力されるデジタル信号のサンプリング周波数を検出する
検出回路と、該検出回路により検出されたサンプリング
周波数に応じて前記制御パルス発生回路からの制御パル
スのホールドを行う為のホールド信号の発生期間を設定
するビットクロックのパルス数を変化させる設定回路と
から成る。
（ホ）作用 本発明は、入力されるデジタル信号のサンプリング周
波数に応じて制御パルス発生回路からの制御パルスのホ
ールドを行う為のホールド信号の発生期間を設定するビ
ットクロックのパルス数を変化させることにより種々の
サンプリング周波数のデジタル信号に対してサンプル・
ホールド回路のホールド時間を略一定にし、種々のサン
プリング周波数のデジタル信号において、前記ホールド
時間をD/A変換器に対する概ね最適時間に設定したもの
である。
波数に応じて制御パルス発生回路からの制御パルスのホ
ールドを行う為のホールド信号の発生期間を設定するビ
ットクロックのパルス数を変化させることにより種々の
サンプリング周波数のデジタル信号に対してサンプル・
ホールド回路のホールド時間を略一定にし、種々のサン
プリング周波数のデジタル信号において、前記ホールド
時間をD/A変換器に対する概ね最適時間に設定したもの
である。
（ヘ）実施例 第１図は、本発明の一実施例を示す回路ブロック図
で、（１）はオーディオ情報が例えば16ビットのデータ
で入力されると共にEIAJ規格CP−340に準拠したシリア
ルのデジタル信号が入力される入力端子、（２）は該入
力端子（１）に入力されるデジタル信号を復調する復調
回路、（３）は該復調回路（２）により復調されたデジ
タル信号に含まれる種々のデータに応じた信号処理を行
う信号処理回路、（４）は該信号処理回路（３）により
信号処理されたデジタル信号をアナログ信号に変換する
D/A変換器、（５）は該D/A変換器（４）からのアナログ
信号のサンプリング及び前値ホールドを行うサンプル・
ホールド回路（S/H回路）、（６）は前記信号処理回路
（３）から得られるビットクロックにより前記S/H回路
（５）のサンプル時間及びホールド時間を制御する為の
制御パルスを発生する制御パルス発生回路、（７）は入
力端子（１）に入力されたデジタル信号に含まれている
サンプリング周波数識別データにより該デジタル信号の
サンプリング周波数fsを検出するfs検出回路、（８）は
該fs検出回路（７）の検出出力に応じて設定されるカウ
ント値を変化させることが出来るカウンタ手段を備える
と共に前記fs検出回路（７）により検出されたサンプリ
ング周波数fsに応じて前記制御パルス発生回路（６）か
らの制御パルスのホールドを行う為のホールド信号の発
生期間を設定する設定回路である。
で、（１）はオーディオ情報が例えば16ビットのデータ
で入力されると共にEIAJ規格CP−340に準拠したシリア
ルのデジタル信号が入力される入力端子、（２）は該入
力端子（１）に入力されるデジタル信号を復調する復調
回路、（３）は該復調回路（２）により復調されたデジ
タル信号に含まれる種々のデータに応じた信号処理を行
う信号処理回路、（４）は該信号処理回路（３）により
信号処理されたデジタル信号をアナログ信号に変換する
D/A変換器、（５）は該D/A変換器（４）からのアナログ
信号のサンプリング及び前値ホールドを行うサンプル・
ホールド回路（S/H回路）、（６）は前記信号処理回路
（３）から得られるビットクロックにより前記S/H回路
（５）のサンプル時間及びホールド時間を制御する為の
制御パルスを発生する制御パルス発生回路、（７）は入
力端子（１）に入力されたデジタル信号に含まれている
サンプリング周波数識別データにより該デジタル信号の
サンプリング周波数fsを検出するfs検出回路、（８）は
該fs検出回路（７）の検出出力に応じて設定されるカウ
ント値を変化させることが出来るカウンタ手段を備える
と共に前記fs検出回路（７）により検出されたサンプリ
ング周波数fsに応じて前記制御パルス発生回路（６）か
らの制御パルスのホールドを行う為のホールド信号の発
生期間を設定する設定回路である。
今、入力端子（１）にデジタル信号が入力されると、
該デジタル信号は復調回路（２）により復調されると共
に信号処理回路（３）により信号処理されてオーディオ
データの他にビットクロック（第２図（イ）に示す）や
制御データ（CDのサブコード等）に分離される。そし
て、前記信号処理回路（３）によりビットクロックから
第２図（ロ）に示す如く、D/A変換器（４）のD/A変換動
作を開始させるワードクロックが得られる。前記信号処
理回路（３）から発生されるオーディオデータ、ビット
クロック及びワードクロックは、D/A変換器（４）に供
給される。ここで、前記D/A変換器（４）は、ワードク
ロックが「Ｈ」から「Ｌ」レベルに変化したときD/A変
換動作が開始される様に成されており、オーディオデー
タが第２図（ハ）に示す如くビットクロックに応じてMS
B（最上位ビット）から下位ビット向ってD/A変換器
（４）に順次入力されるとすると、オーディオデータの
LSB（最下位ビット）が該D/A変換器（４）に入力された
とき、ワードクロックは「Ｈ」から「Ｌ」レベルに変化
する。その為、前記D/A変換器（４）はオーディオデー
タの１サンプルが入力された時点でD/A変換動作が行わ
れる。
該デジタル信号は復調回路（２）により復調されると共
に信号処理回路（３）により信号処理されてオーディオ
データの他にビットクロック（第２図（イ）に示す）や
制御データ（CDのサブコード等）に分離される。そし
て、前記信号処理回路（３）によりビットクロックから
第２図（ロ）に示す如く、D/A変換器（４）のD/A変換動
作を開始させるワードクロックが得られる。前記信号処
理回路（３）から発生されるオーディオデータ、ビット
クロック及びワードクロックは、D/A変換器（４）に供
給される。ここで、前記D/A変換器（４）は、ワードク
ロックが「Ｈ」から「Ｌ」レベルに変化したときD/A変
換動作が開始される様に成されており、オーディオデー
タが第２図（ハ）に示す如くビットクロックに応じてMS
B（最上位ビット）から下位ビット向ってD/A変換器
（４）に順次入力されるとすると、オーディオデータの
LSB（最下位ビット）が該D/A変換器（４）に入力された
とき、ワードクロックは「Ｈ」から「Ｌ」レベルに変化
する。その為、前記D/A変換器（４）はオーディオデー
タの１サンプルが入力された時点でD/A変換動作が行わ
れる。
一方、信号処理回路（３）により信号処理されるデジ
タル信号の中には、サンプリング周波数識別データが含
まれているので、fs検出回路（７）により入力端子
（１）に入力されたデジタル信号のサンプリング周波数
fsが検出される。その為、設定回路（８）により前記fs
検出回路（７）で検出されたサンプリング周波数fsに応
じて制御パルス発生回路（６）から発生される制御パル
スが設定される。ここで、前記制御パルス発生回路
（６）から発生される制御パルスは、S/H回路（５）の
サンプル時間を制御する「Ｈ」レベルのサンプル信号と
ホールド時間を制御する「Ｌ」レベルのホールド信号と
から構成され、前記制御パルス発生回路（６）は、例え
ばサンプリング周波数fsが44.1KHzのデジタル信号が入
力されたとき、第２図（ニ）に示す如く、ワードクロッ
クが「Ｈ」から「Ｌ」レベルに変化する立下り時t0より
ビットクロックの３パルス前のt1からビットクロックの
７パルス後のt2までホールド信号を発生する様に成さ
れ、t1〜t2の期間がD/A変換器（４）に応じた最適なホ
ールド時間に設定されている。その為、D/A変換器
（４）から出力されるアナログ信号は、特性がほとんど
損われずにS/H回路（５）により安定した部分が取り出
され、次段のローパスフィルタ（L,P,F）（図示せず）
に供給される。
タル信号の中には、サンプリング周波数識別データが含
まれているので、fs検出回路（７）により入力端子
（１）に入力されたデジタル信号のサンプリング周波数
fsが検出される。その為、設定回路（８）により前記fs
検出回路（７）で検出されたサンプリング周波数fsに応
じて制御パルス発生回路（６）から発生される制御パル
スが設定される。ここで、前記制御パルス発生回路
（６）から発生される制御パルスは、S/H回路（５）の
サンプル時間を制御する「Ｈ」レベルのサンプル信号と
ホールド時間を制御する「Ｌ」レベルのホールド信号と
から構成され、前記制御パルス発生回路（６）は、例え
ばサンプリング周波数fsが44.1KHzのデジタル信号が入
力されたとき、第２図（ニ）に示す如く、ワードクロッ
クが「Ｈ」から「Ｌ」レベルに変化する立下り時t0より
ビットクロックの３パルス前のt1からビットクロックの
７パルス後のt2までホールド信号を発生する様に成さ
れ、t1〜t2の期間がD/A変換器（４）に応じた最適なホ
ールド時間に設定されている。その為、D/A変換器
（４）から出力されるアナログ信号は、特性がほとんど
損われずにS/H回路（５）により安定した部分が取り出
され、次段のローパスフィルタ（L,P,F）（図示せず）
に供給される。
ところで、制御パルス発生回路（６）は、設定回路
（８）により入力端子（１）に入力されるデジタル信号
のサンプリング周波数fsに応じてホールド信号が発生さ
れる期間を設定するビットクロックのパルス数が変化す
る。ここで、ビットクロックの周波数がサンプリング周
波数fsの192倍に設定されているとし、上述した如く、f
s＝44.1KHzのデジタル信号が入力されたとき、D/A変換
器（４）において最適なホールド時間がワードクロック
の立下り時t0よりビットクロックの３パルス前からビッ
トクロックの７パルス後までの期間で得られているとす
れば、前記D/A変換器（４）における最適なホールド時
間は、第３図（イ）に示す如く、ワードクロックの立下
り時t0より354.3ns 前からその時点t0より826.7ns 後までとなる。
（８）により入力端子（１）に入力されるデジタル信号
のサンプリング周波数fsに応じてホールド信号が発生さ
れる期間を設定するビットクロックのパルス数が変化す
る。ここで、ビットクロックの周波数がサンプリング周
波数fsの192倍に設定されているとし、上述した如く、f
s＝44.1KHzのデジタル信号が入力されたとき、D/A変換
器（４）において最適なホールド時間がワードクロック
の立下り時t0よりビットクロックの３パルス前からビッ
トクロックの７パルス後までの期間で得られているとす
れば、前記D/A変換器（４）における最適なホールド時
間は、第３図（イ）に示す如く、ワードクロックの立下
り時t0より354.3ns 前からその時点t0より826.7ns 後までとなる。
一方、入力端子（１）に入力されるデジタル信号のサ
ンプリング周波数fsが32KHzあるいは48KHzの場合、S/H
回路（５）が仮に一義的にワードクロックの立下り時t0
よりビットクロックの３パルス前からビットクロックの
７パルス後までの期間、ホールド動作されるとすれば、
S/H回路（５）のホールド時間は、D/A変換器（４）にお
ける最適なホールド時間にならない。すなわち、fs＝32
KHzのデジタル信号の場合には、ビットクロックの周波
数が基準となるfs＝44.1KHzのビットクロックの周波数
より低いので、fs＝44.1KHzのときと同じパルス数のビ
ットクロックでS/H回路（５）のホールド時間を設定す
ると、第３図（ロ）に示す如く、その分だけS/H回路
（５）のホールド動作開始時間がta早まると共にS/H回
路（５）のホールド動作終了時間がtb遅くなる。また、
fs＝48KHzのデジタル信号の場合には、ビットクロック
の周波数が基準となるfs＝44.1KHzのビットクロックの
周波数より高いので、第３図（ハ）に示す如く、その分
だけS/H回路（５）のホールド動作開始時間がtc遅くな
ると共にS/H回路（５）のホールド動作終了時間がtd早
まる。その為、fs＝32KHzのデジタル信号においてはta
及びtb時間分補正し、fs＝48KHzのデジタル信号におい
てはtc及びtd時間分補正してやれば、入力端子（１）に
入力される全てのサンプリング周波数のデジタル信号に
おいてS/H回路（５）を最適なホールド時間にすること
が出来る。ここで、前記最適なホールド時間をfs＝32KH
zあるいは48KHzに換算すると、fs＝32KHzの場合、近似
的にワードクロックの立下り時t0よりビットクロックの
２パルス前からビットクロックの５パルス後までの期間
となり、fs＝48KHzの場合、近似的にワードクロックの
立下り時t0よりビットクロックの３パルス前からビット
クロックの８パルス後までの期間となる。その為、第１
図の回路においては、fs検出回路（７）でfs＝32KHzの
デジタル信号が入力されたことが検出された場合、設定
回路（８）によりワードクロックの立下り時t0よりビッ
トクロックの２パルス前からビットクロックの５パルス
後までの期間、ホールド信号を発生する様に、また、fs
検出回路（７）でfs＝48KHzのデジタル信号が入力され
たことが検出された場合、前記設定回路（８）によりワ
ードクロックの立下り時t0よりビットクロックの３パル
ス前からビットクロックの８パルス後までの期間、ホー
ルド信号を発生する様に制御パルス発生回路（６）を構
成しておく。したがって、入力端子（１）に入力される
全てのサンプリング周波数fsのデジタル信号において、
S/H回路（５）のホールド時間は、概ね最適となり、D/A
変換器（４）から出力されるアナログ信号は、特性がほ
とんど損われずに前記S/H回路（５）により安定した部
分が取り出される。
ンプリング周波数fsが32KHzあるいは48KHzの場合、S/H
回路（５）が仮に一義的にワードクロックの立下り時t0
よりビットクロックの３パルス前からビットクロックの
７パルス後までの期間、ホールド動作されるとすれば、
S/H回路（５）のホールド時間は、D/A変換器（４）にお
ける最適なホールド時間にならない。すなわち、fs＝32
KHzのデジタル信号の場合には、ビットクロックの周波
数が基準となるfs＝44.1KHzのビットクロックの周波数
より低いので、fs＝44.1KHzのときと同じパルス数のビ
ットクロックでS/H回路（５）のホールド時間を設定す
ると、第３図（ロ）に示す如く、その分だけS/H回路
（５）のホールド動作開始時間がta早まると共にS/H回
路（５）のホールド動作終了時間がtb遅くなる。また、
fs＝48KHzのデジタル信号の場合には、ビットクロック
の周波数が基準となるfs＝44.1KHzのビットクロックの
周波数より高いので、第３図（ハ）に示す如く、その分
だけS/H回路（５）のホールド動作開始時間がtc遅くな
ると共にS/H回路（５）のホールド動作終了時間がtd早
まる。その為、fs＝32KHzのデジタル信号においてはta
及びtb時間分補正し、fs＝48KHzのデジタル信号におい
てはtc及びtd時間分補正してやれば、入力端子（１）に
入力される全てのサンプリング周波数のデジタル信号に
おいてS/H回路（５）を最適なホールド時間にすること
が出来る。ここで、前記最適なホールド時間をfs＝32KH
zあるいは48KHzに換算すると、fs＝32KHzの場合、近似
的にワードクロックの立下り時t0よりビットクロックの
２パルス前からビットクロックの５パルス後までの期間
となり、fs＝48KHzの場合、近似的にワードクロックの
立下り時t0よりビットクロックの３パルス前からビット
クロックの８パルス後までの期間となる。その為、第１
図の回路においては、fs検出回路（７）でfs＝32KHzの
デジタル信号が入力されたことが検出された場合、設定
回路（８）によりワードクロックの立下り時t0よりビッ
トクロックの２パルス前からビットクロックの５パルス
後までの期間、ホールド信号を発生する様に、また、fs
検出回路（７）でfs＝48KHzのデジタル信号が入力され
たことが検出された場合、前記設定回路（８）によりワ
ードクロックの立下り時t0よりビットクロックの３パル
ス前からビットクロックの８パルス後までの期間、ホー
ルド信号を発生する様に制御パルス発生回路（６）を構
成しておく。したがって、入力端子（１）に入力される
全てのサンプリング周波数fsのデジタル信号において、
S/H回路（５）のホールド時間は、概ね最適となり、D/A
変換器（４）から出力されるアナログ信号は、特性がほ
とんど損われずに前記S/H回路（５）により安定した部
分が取り出される。
（ト）発明の効果 以上述べた如く、本発明に係るデグリッチ回路は、入
力されるデジタル信号のサンプリング周波数に応じて制
御パルス発生回路からの制御パルスのホールドを行う為
のホールド信号の発生期間を設定するビットクロックの
パルス数を変化させているので、種々のサンプリング周
波数のデジタル信号に対してサンプル・ホールド回路の
ホールド時間を略一定にすることが出来、種々のサンプ
リング周波数のデジタル信号において、前記ホールド時
間をD/A変換器に対する概ね最適時間に設定することが
出来る。
力されるデジタル信号のサンプリング周波数に応じて制
御パルス発生回路からの制御パルスのホールドを行う為
のホールド信号の発生期間を設定するビットクロックの
パルス数を変化させているので、種々のサンプリング周
波数のデジタル信号に対してサンプル・ホールド回路の
ホールド時間を略一定にすることが出来、種々のサンプ
リング周波数のデジタル信号において、前記ホールド時
間をD/A変換器に対する概ね最適時間に設定することが
出来る。
第１図は本発明の一実施例を示す回路ブロック図、第２
図（イ），（ロ），（ハ）及び（ニ）は、ビットクロッ
ク、オーディオデータ及びS/H回路の制御パルスのタイ
ミングを示すタイミング図、第３図（イ），（ロ）及び
（ハ）は本発明の説明の為に供するタイミング図であ
る。 主な図番の説明 （４）……D/A変換器、（５）……S/H回路、 （６）……制御パルス発生回路、（７）……fs検出回
路、 （８）……設定回路。
図（イ），（ロ），（ハ）及び（ニ）は、ビットクロッ
ク、オーディオデータ及びS/H回路の制御パルスのタイ
ミングを示すタイミング図、第３図（イ），（ロ）及び
（ハ）は本発明の説明の為に供するタイミング図であ
る。 主な図番の説明 （４）……D/A変換器、（５）……S/H回路、 （６）……制御パルス発生回路、（７）……fs検出回
路、 （８）……設定回路。
Claims (1)
- 【請求項１】D/A変換器からのD/A変換出力にグリッチの
発生が在ると予想される期間、前値ホールドし、グリッ
チの発生が無い期間、サンプリングするサンプル・ホー
ルド回路によりグリッチを除去するデグリッチ回路にお
いて、前記サンプル・ホールド回路のサンプル時間及び
ホールド時間を制御する為の制御パルスを発生すると共
に、入力されるデジタル信号から抽出されるビットクロ
ックのパルス数を用いて前記サンプル・ホールド回路の
ホールド時間を制御する為の制御パルスのホールド信号
の発生期間が設定される制御パルス発生回路と、入力さ
れるデジタル信号のサンプリング周波数を検出する検出
回路と、前記制御パルス発生回路からホールド信号を発
生させる期間を設定するビットクロックのパルス数を前
記検出回路により検出されたサンプリング周波数に応じ
て変化させるべく前記制御パルス発生回路の設定を行う
設定回路とから成り、入力される種々のサンプリング周
波数のデジタル信号に対して前記サンプル・ホールド回
路のホールド時間を略一定とするべく前記制御パルス発
生回路からのホールド信号の発生期間を設定するビット
クロックのパルス数を入力されるデジタル信号のサンプ
リング周波数に応じて変化させるようにしたことを特徴
とするデグリッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142429A JP2594115B2 (ja) | 1988-06-09 | 1988-06-09 | デグリッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142429A JP2594115B2 (ja) | 1988-06-09 | 1988-06-09 | デグリッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01311620A JPH01311620A (ja) | 1989-12-15 |
| JP2594115B2 true JP2594115B2 (ja) | 1997-03-26 |
Family
ID=15315114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63142429A Expired - Lifetime JP2594115B2 (ja) | 1988-06-09 | 1988-06-09 | デグリッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594115B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2527556Y2 (ja) * | 1990-05-18 | 1997-03-05 | 日本電気株式会社 | Ｔｖｇ回路 |
| JP4544890B2 (ja) * | 2004-03-29 | 2010-09-15 | ソニー・エリクソン・モバイルコミュニケーションズ株式会社 | ディジタルアナログ変換器及び電子装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59221027A (ja) * | 1983-05-31 | 1984-12-12 | Anritsu Corp | 信号発生装置 |
| JPS626536A (ja) * | 1985-07-02 | 1987-01-13 | Sony Corp | 信号変換装置 |
| JPS62120126A (ja) * | 1985-11-20 | 1987-06-01 | Matsushita Electric Ind Co Ltd | デイジタルアナログ変換装置 |
-
1988
- 1988-06-09 JP JP63142429A patent/JP2594115B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01311620A (ja) | 1989-12-15 |
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