JPS59221027A - 信号発生装置 - Google Patents
信号発生装置Info
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- JPS59221027A JPS59221027A JP9487383A JP9487383A JPS59221027A JP S59221027 A JPS59221027 A JP S59221027A JP 9487383 A JP9487383 A JP 9487383A JP 9487383 A JP9487383 A JP 9487383A JP S59221027 A JPS59221027 A JP S59221027A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- delay
- pulse
- waveform
- Prior art date
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- Pending
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/025—Digital function generators for functions having two-valued amplitude, e.g. Walsh functions
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、信号発生装置、特にディジタル符号で表現さ
れた信号波形Ｃ／ξルス信号全発生するゲイジタル信号
発生装置［おいて、標本化信号から任意に設定された所
定の遅延時間後にディジタル符号で表現された波形信号
の符号化ピントパルス信号を順次出力するとともに、遅
延時間が任意に設定される取込み信号の・ξルスを発生
するようにした信号発生装置に関するものである。
れた信号波形Ｃ／ξルス信号全発生するゲイジタル信号
発生装置［おいて、標本化信号から任意に設定された所
定の遅延時間後にディジタル符号で表現された波形信号
の符号化ピントパルス信号を順次出力するとともに、遅
延時間が任意に設定される取込み信号の・ξルスを発生
するようにした信号発生装置に関するものである。
従来のディジタルイａ号発生装置とＶは、ディジタル符
号で表現された信号波形の符号化ビントノξルス信号全
出力するが、他の装置召、がこの出力を受信するときこ
の受信タイミングを示す取込み信号（ハンドシェイク信
号）がないため、他の装置とのインク７エースが技術的
に複やｍ化する欠点があった。
号で表現された信号波形の符号化ビントノξルス信号全
出力するが、他の装置召、がこの出力を受信するときこ
の受信タイミングを示す取込み信号（ハンドシェイク信
号）がないため、他の装置とのインク７エースが技術的
に複やｍ化する欠点があった。
本発明は、上記の欠点を解決すること全目的としており
、標本化信号全受信するごとに、任意に設定された遅延
時間後にディジタル符号で表現された波形信号の符号化
ピントパルス信号′ｆ：順次発生させるとともに、標本
化信号から任意に設定された遅延時間後に所望のパルス
幅金有する。ｏルス信号の取込み信号を順次発生させる
信号発生装置を提イ」１することを目的としている。以
下図面を参照し々から本発明の信号発生装置全説明する
。
、標本化信号全受信するごとに、任意に設定された遅延
時間後にディジタル符号で表現された波形信号の符号化
ピントパルス信号′ｆ：順次発生させるとともに、標本
化信号から任意に設定された遅延時間後に所望のパルス
幅金有する。ｏルス信号の取込み信号を順次発生させる
信号発生装置を提イ」１することを目的としている。以
下図面を参照し々から本発明の信号発生装置全説明する
。
第１図ｃく本発明に係る信号発生装置の一実施例構成、
第２図は正弦波を出力波形とする波形説明図、第３図は
動作タイムチャート、第４図は本発明に係るイシ号発生
装置の他の実施例構成、第５［凶は本発明に係る１：）
力発生装置を用いた一応用例の構成をそれぞれ示してい
る。
第２図は正弦波を出力波形とする波形説明図、第３図は
動作タイムチャート、第４図は本発明に係るイシ号発生
装置の他の実施例構成、第５［凶は本発明に係る１：）
力発生装置を用いた一応用例の構成をそれぞれ示してい
る。
第１図の本発明に係るイ３号全発生置の一貫流側借成に
おいて、信号発生回路１は、標本化信号を任意ＶＣ設定
された遅延時間Δを遅らせ ＷＨ号発生滞２に遅延標本
化信号を送出する標本化信号可変遅延回路の可変遅延回
路３と、標本化信号の受信時から任意に設定された遅延
時間後にディジタル符号で表現された波形信号の符号化
ビントノ々ルス信号を出力する信号発生器２とを具備し
ている。今信号発生回路１が標本化信号全受信したとき
、当該標本化信号ｆ８からΔを遅れた遅延標本化信号が
可変遅延回路３から信号発生器２へ送出される。
おいて、信号発生回路１は、標本化信号を任意ＶＣ設定
された遅延時間Δを遅らせ ＷＨ号発生滞２に遅延標本
化信号を送出する標本化信号可変遅延回路の可変遅延回
路３と、標本化信号の受信時から任意に設定された遅延
時間後にディジタル符号で表現された波形信号の符号化
ビントノ々ルス信号を出力する信号発生器２とを具備し
ている。今信号発生回路１が標本化信号全受信したとき
、当該標本化信号ｆ８からΔを遅れた遅延標本化信号が
可変遅延回路３から信号発生器２へ送出される。
当該信号発生器２は遅延標本化１８号に同期して前記の
ディジタル符号で表現された波形信号の符号化ビントノ
ξルス信号ｆ （ｔ） を出力する。従がって標本化信
号１８を基準にとればΔＬ遅延したｆ（ｔ−Ｉｔ）の符
号化ピントパルス信号が信号発生回路１から発生する。
ディジタル符号で表現された波形信号の符号化ビントノ
ξルス信号ｆ （ｔ） を出力する。従がって標本化信
号１８を基準にとればΔＬ遅延したｆ（ｔ−Ｉｔ）の符
号化ピントパルス信号が信号発生回路１から発生する。
信号発生器２はさらに次のように構成されている。すな
わち、４はレジスタであって当該レジスタ４に外部から
任意にセットされるステップ数にのデータを保持するも
の、５は加算回路であってレジスタ５にセットされたス
テップ数と後で説明するアドレスレジスタ８にセットさ
れている数とを加算するもの、６は比較回路であって予
め記憶している固定の標本化数値Ｎ（後で詳しく説明す
る）と、前記加算回路５の出力とを比較し、加算回路５
の出力が標本化数値Ｎ以下の場合は力ｌ算回路５の出力
分そのまま出力し、加算回路５の出力が標本化数値Ｎ以
上の場合は加算回路５の出力から植木化数値Ｎを引いた
値全出力するもの、７はアドレスレジスタであって比較
回路６から出力されている値、すなわち次ｔｒ’ｃ説明
するメモリの番地を指定するデータが前記可変遅延回路
３から出力される標本化信号の受信を基準にしてΔを遅
延した遅延標本化４ｔ’ｆ号に工ってセットされるもの
、８はメモリであってディジタル符号で表現されＬ信号
波形の祠号化ビットパルス信号ヲ４１４納しているもの
（Ｉｔ ＯＭまｆｃ ｌｊ、 Ｉｔ Ａ ｐ、＋ ）
？備えている。
わち、４はレジスタであって当該レジスタ４に外部から
任意にセットされるステップ数にのデータを保持するも
の、５は加算回路であってレジスタ５にセットされたス
テップ数と後で説明するアドレスレジスタ８にセットさ
れている数とを加算するもの、６は比較回路であって予
め記憶している固定の標本化数値Ｎ（後で詳しく説明す
る）と、前記加算回路５の出力とを比較し、加算回路５
の出力が標本化数値Ｎ以下の場合は力ｌ算回路５の出力
分そのまま出力し、加算回路５の出力が標本化数値Ｎ以
上の場合は加算回路５の出力から植木化数値Ｎを引いた
値全出力するもの、７はアドレスレジスタであって比較
回路６から出力されている値、すなわち次ｔｒ’ｃ説明
するメモリの番地を指定するデータが前記可変遅延回路
３から出力される標本化信号の受信を基準にしてΔを遅
延した遅延標本化４ｔ’ｆ号に工ってセットされるもの
、８はメモリであってディジタル符号で表現されＬ信号
波形の祠号化ビットパルス信号ヲ４１４納しているもの
（Ｉｔ ＯＭまｆｃ ｌｊ、 Ｉｔ Ａ ｐ、＋ ）
？備えている。
′！！：た可変遅延回路３に次の、（うに構成されてい
る１、すなわち、９は）ぞルス発生回路、１０にカウン
タであってパルス発生回路９で発生したノξルスをカウ
ントするとともに、標本化信号を受信することによって
当該カウンタ１０のカウント値が零にリセットされるも
の、１１はレジスタであって標本化信号をΔを遅延させ
る遅延時間設定のデータ全保持するもの、１２は一致回
路であってレジスタ１１にセットされたＩｔの遅延デー
タ値とカウンタ１０のカウント値とが一致したとき遅延
標本化信号を出力するもの′！ｉｌ−備えている。
る１、すなわち、９は）ぞルス発生回路、１０にカウン
タであってパルス発生回路９で発生したノξルスをカウ
ントするとともに、標本化信号を受信することによって
当該カウンタ１０のカウント値が零にリセットされるも
の、１１はレジスタであって標本化信号をΔを遅延させ
る遅延時間設定のデータ全保持するもの、１２は一致回
路であってレジスタ１１にセットされたＩｔの遅延デー
タ値とカウンタ１０のカウント値とが一致したとき遅延
標本化信号を出力するもの′！ｉｌ−備えている。
遅延ノξルス発生回路１３は標本化信号ｆ８の受信を基
準にΔＴ遅れてパルス幅ＴＷヲ有する取込み信号のパル
スを発生させる。そして当該遅延ノξルス発生回路１３
は取込み信号音標不化信号の受信から遅らせるべき遅延
時間ΔＴｆｆｉ定める取込み信号遅延回路１４、取込み
信号の、ｅルス幅Ｔｗｅ定める、ｅルス幅決定回路１５
、及びこれらの出カイ３号に基づいて前記取込み信号の
ノξルスを出力する７リツプフロツプ回路１６を具備し
ている。
準にΔＴ遅れてパルス幅ＴＷヲ有する取込み信号のパル
スを発生させる。そして当該遅延ノξルス発生回路１３
は取込み信号音標不化信号の受信から遅らせるべき遅延
時間ΔＴｆｆｉ定める取込み信号遅延回路１４、取込み
信号の、ｅルス幅Ｔｗｅ定める、ｅルス幅決定回路１５
、及びこれらの出カイ３号に基づいて前記取込み信号の
ノξルスを出力する７リツプフロツプ回路１６を具備し
ている。
取込み信号遅延回路１４及びノξルス幅決定回路１５の
構成及びその機能に前記可変遅延回路３と同様カウンタ
１７，２０、レジスタ１８，２１、一致回路１９．２０
ｆｆｉそれぞれ備え、レジスタ１８は取込み信号のパル
ス全標本化信号の受信からΔＴ遅延させるため取込み信
号の遅延時間設定のデータを保持し、レジスタ２１は取
込み信号のノにルス幅をＴｗｖＣさせるためパルス幅設
定のデータ全保持する。そしてカウンタ２０は前記取込
み信号遅延回路１４円の一致回路１９の出力信号によっ
て当該カウンタ２００カウント値が零にリセットされる
ようになっている。
構成及びその機能に前記可変遅延回路３と同様カウンタ
１７，２０、レジスタ１８，２１、一致回路１９．２０
ｆｆｉそれぞれ備え、レジスタ１８は取込み信号のパル
ス全標本化信号の受信からΔＴ遅延させるため取込み信
号の遅延時間設定のデータを保持し、レジスタ２１は取
込み信号のノにルス幅をＴｗｖＣさせるためパルス幅設
定のデータ全保持する。そしてカウンタ２０は前記取込
み信号遅延回路１４円の一致回路１９の出力信号によっ
て当該カウンタ２００カウント値が零にリセットされる
ようになっている。
次に第１図の動作を第２図の波形説明図を用いて説明す
る。
る。
メモリ８は予めアナログ信号波形、例えば第２図に示さ
れた正弦波形を一定周期（サンプリング周期）で村本化
し、貸子化したうえで更に符号化して得ら九り符号化ピ
ント・ξルス信号をデータとして一波形分格納しておく
。この波形の標本化数を前記のＮに採って〉〈。そして
レジスタ４にはステップ数ｋがセットされ、−マたレジ
スタＩＩＫは遅延データ値に、全セットしておく。取込
み信号遅延回路１４内のレジスタ１８には取込み信号の
遅延時間設定Ｇてよって遅延データ値Ｋｘ’ｅ、’′！
、たパルス幅決定回路１５内のレジスタ２１ＶＣＬｒＬ
ノぞルス幅設定によってパルス幅値に３全それぞれセッ
トして九−〈０ 可変遅延回路３の動作を先に説明すると、カウンタ１０
はパルス発生回路９で発生したパルスをカウントし、そ
のカウント値を一致回路１２へ出力する。傷不化信号ｆ
ｓ’ｆｃ受信するごとにカウンタ１０にそのカウント値
が零にリセットされる。一致回路１２にはレジスタ１１
にセントされた遅延データ値に、が入力されてかり、カ
ウンタ１０のカウント数かに、にな−ると当該一致回路
１２がら一致信号が出力する。すなわち標本化信号がら
Δを遅延した遅延標本化信号が得られる。これから判る
ようにレジスタ１１にセットする遅延データ値Ｋ。
れた正弦波形を一定周期（サンプリング周期）で村本化
し、貸子化したうえで更に符号化して得ら九り符号化ピ
ント・ξルス信号をデータとして一波形分格納しておく
。この波形の標本化数を前記のＮに採って〉〈。そして
レジスタ４にはステップ数ｋがセットされ、−マたレジ
スタＩＩＫは遅延データ値に、全セットしておく。取込
み信号遅延回路１４内のレジスタ１８には取込み信号の
遅延時間設定Ｇてよって遅延データ値Ｋｘ’ｅ、’′！
、たパルス幅決定回路１５内のレジスタ２１ＶＣＬｒＬ
ノぞルス幅設定によってパルス幅値に３全それぞれセッ
トして九−〈０ 可変遅延回路３の動作を先に説明すると、カウンタ１０
はパルス発生回路９で発生したパルスをカウントし、そ
のカウント値を一致回路１２へ出力する。傷不化信号ｆ
ｓ’ｆｃ受信するごとにカウンタ１０にそのカウント値
が零にリセットされる。一致回路１２にはレジスタ１１
にセントされた遅延データ値に、が入力されてかり、カ
ウンタ１０のカウント数かに、にな−ると当該一致回路
１２がら一致信号が出力する。すなわち標本化信号がら
Δを遅延した遅延標本化信号が得られる。これから判る
ようにレジスタ１１にセットする遅延データ値Ｋ。
とノぞルス発生回路９のノぐルス周期とによって遅延時
間Δｔが定まる。
間Δｔが定まる。
以上の説明から判るように標本化信号全受信する毎に可
変遅延回路３から信号発生器２へ向けてΔを遅延した遅
延標本化信号が出方される。
変遅延回路３から信号発生器２へ向けてΔを遅延した遅
延標本化信号が出方される。
取込み信号遅延回路１４及びノ々ルス幅決定回路１５の
各動作も前記可変遅延回路３と同様の動作を行５．．カ
ウンタ１７がレジスタ１８ＶＣセントされた遅延データ
値に、をカウントすると、一致回路１９から一致信号が
出方され、クリップフロップ回路１６をセットすると共
に％パルス幅決定回路１５内のカウンタ２ｏ′ｆ：零に
リセットし、クリップフロップ回路１６がら出力される
取込み信号の／’？ ／ｌ／ス幅Ｔｗ４決定する始点と
なる。そしてカウンタ２０がレジスタ２１に七ソ卜され
たノぐルス幅値に３ヲカウントすると、一致回路２２は
一致イざ号を出力し、前記クリップフロップ回路１６ｆ
ｆ：リセットさせる。これＶこより取込み信号のノξル
ス１ｍ Ｔｗが決定付けられる。この説明から明らかな
ように、ｐ）＜ ３ ｙＩｖｃ示された取込み信号の標
本化信号ＳＨ，８１を基準にした遅延時間ΔＴにレジス
タ１８にセットされる遅延データ値に、とノξルス発生
回路９のパルス周期とに工って決定付けられ、また取込
み信号のパルス幅Ｔｗはレジスタ２１にセットサレるノ
ξルスＩＭ （ｉ（Ｊ Ｋ ３ （！：パルス発生回路
９の］ぐルス周期とによって決定付けられる。
各動作も前記可変遅延回路３と同様の動作を行５．．カ
ウンタ１７がレジスタ１８ＶＣセントされた遅延データ
値に、をカウントすると、一致回路１９から一致信号が
出方され、クリップフロップ回路１６をセットすると共
に％パルス幅決定回路１５内のカウンタ２ｏ′ｆ：零に
リセットし、クリップフロップ回路１６がら出力される
取込み信号の／’？ ／ｌ／ス幅Ｔｗ４決定する始点と
なる。そしてカウンタ２０がレジスタ２１に七ソ卜され
たノぐルス幅値に３ヲカウントすると、一致回路２２は
一致イざ号を出力し、前記クリップフロップ回路１６ｆ
ｆ：リセットさせる。これＶこより取込み信号のノξル
ス１ｍ Ｔｗが決定付けられる。この説明から明らかな
ように、ｐ）＜ ３ ｙＩｖｃ示された取込み信号の標
本化信号ＳＨ，８１を基準にした遅延時間ΔＴにレジス
タ１８にセットされる遅延データ値に、とノξルス発生
回路９のパルス周期とに工って決定付けられ、また取込
み信号のパルス幅Ｔｗはレジスタ２１にセットサレるノ
ξルスＩＭ （ｉ（Ｊ Ｋ ３ （！：パルス発生回路
９の］ぐルス周期とによって決定付けられる。
一方信号発生ピ降２においては、レジスタ４にセントさ
れたステップ数ｋが１例えば「３」にセットされている
ものとして説明すると、当該「３」が加算回路５に入力
され、アドレスレジスタ７の初期値「Ｏ」と加算されて
、加算回路５から「３」が比蛇口路６へ出力される。比
較回路６では標本化数値Ｎ＝１０００と加算回路５から
の出力「３」とが比較され、前記説明の如く加算回路５
からの出力「３」が標本化数値Ｎ＝＝１０００より小さ
いので、加算回路５からの出力「３」がそのままアドレ
スレジスタ７へ向けて出力される。当該アドレスレジス
タ７へ前記説明の標本化信号からΔＬ遅延した遅延標本
化信号が入力すると、「３」がアドレスレジスタ７１Ｃ
セントされ、メモリ８の３番地全アクセスする。これに
エリメモリ８の３番地に格納されている符号化ピットノ
ぞルス信号のデータＮ３が読出される。アドレスレジス
タ７にセントされた比較回路６からの出力「３」ハ加算
回路５へ入力され、当該「３」とレジスタ４ＶＣセント
されているステップ数に＝３とが加算され、加算回路５
から「６」が出方される。前と同様に比較回路６から当
該「６Ｊがアドレスレジスタ７１Ｃ向けて出方され、標
本化信号力）らΔを遅延した遅ＩＡＥ、標本化信号によ
って［６Ｊがアドレスレジスタ７にセントされる。これ
によって、メモリ８から符号化ピントパルス信号のデー
タＮ６が読出される。以下同様にして標不化イ；（号か
らΔを遅延した遅延標本化イ５゛号が可変遅延回路３か
ら信号発生器２へ出力される４σに、符号化ピントパル
ス信号のデータＮ、 、 Ｎ、２．・・・・・・がメモ
リ８がら順に読出される。このようにして信号発生器２
か□ ら正弦波の１波形が出力される。
れたステップ数ｋが１例えば「３」にセットされている
ものとして説明すると、当該「３」が加算回路５に入力
され、アドレスレジスタ７の初期値「Ｏ」と加算されて
、加算回路５から「３」が比蛇口路６へ出力される。比
較回路６では標本化数値Ｎ＝１０００と加算回路５から
の出力「３」とが比較され、前記説明の如く加算回路５
からの出力「３」が標本化数値Ｎ＝＝１０００より小さ
いので、加算回路５からの出力「３」がそのままアドレ
スレジスタ７へ向けて出力される。当該アドレスレジス
タ７へ前記説明の標本化信号からΔＬ遅延した遅延標本
化信号が入力すると、「３」がアドレスレジスタ７１Ｃ
セントされ、メモリ８の３番地全アクセスする。これに
エリメモリ８の３番地に格納されている符号化ピットノ
ぞルス信号のデータＮ３が読出される。アドレスレジス
タ７にセントされた比較回路６からの出力「３」ハ加算
回路５へ入力され、当該「３」とレジスタ４ＶＣセント
されているステップ数に＝３とが加算され、加算回路５
から「６」が出方される。前と同様に比較回路６から当
該「６Ｊがアドレスレジスタ７１Ｃ向けて出方され、標
本化信号力）らΔを遅延した遅ＩＡＥ、標本化信号によ
って［６Ｊがアドレスレジスタ７にセントされる。これ
によって、メモリ８から符号化ピントパルス信号のデー
タＮ６が読出される。以下同様にして標不化イ；（号か
らΔを遅延した遅延標本化イ５゛号が可変遅延回路３か
ら信号発生器２へ出力される４σに、符号化ピントパル
ス信号のデータＮ、 、 Ｎ、２．・・・・・・がメモ
リ８がら順に読出される。このようにして信号発生器２
か□ ら正弦波の１波形が出力される。
加算回路５からの出力がｒｌｏ０２Ｊになると、当該ｒ
ｌｏ０２Ｊは標本化数値Ｎ＝１０００より犬であるので
、比較回路６ｉ’［，１００２−１０００＝２の「２」
”、１ｍ７ Ｆレスレジスタ７へ向けて出力する。以下
前と同様に、イ・Ｐ本化信号からΔを遅延した遅延標本
化信号［，１：つて当該「２」がアドレスレジスタ７に
セントされ、メモリ８から符号化ピントパルス信号のデ
ータＮ２が読出される。以下全く同様にして、メモリ８
から２つふ・きの符号化ビットパルス信号のデータＮ、
、 Ｎ８．・・・・・・が順次読出され、次の正弦波
形が信号発生ｉ！：ｙ ２から出力される。
ｌｏ０２Ｊは標本化数値Ｎ＝１０００より犬であるので
、比較回路６ｉ’［，１００２−１０００＝２の「２」
”、１ｍ７ Ｆレスレジスタ７へ向けて出力する。以下
前と同様に、イ・Ｐ本化信号からΔを遅延した遅延標本
化信号［，１：つて当該「２」がアドレスレジスタ７に
セントされ、メモリ８から符号化ピントパルス信号のデ
ータＮ２が読出される。以下全く同様にして、メモリ８
から２つふ・きの符号化ビットパルス信号のデータＮ、
、 Ｎ８．・・・・・・が順次読出され、次の正弦波
形が信号発生ｉ！：ｙ ２から出力される。
第２図から明らかなように、レジスタ４にセントされる
ステップ数に１標本化数値Ｎ及び標本化信号の周期によ
って正弦波の発振周波数が決定され、またレジスタ１１
にセットされる遅延データ値に、とパルス発生回路９の
）ξルス周期とＶｒｃよって標本化信号からΔを遅延し
た正弦波のイ・Ｙ号化ピントパルス信号を得ることがで
きる。
ステップ数に１標本化数値Ｎ及び標本化信号の周期によ
って正弦波の発振周波数が決定され、またレジスタ１１
にセットされる遅延データ値に、とパルス発生回路９の
）ξルス周期とＶｒｃよって標本化信号からΔを遅延し
た正弦波のイ・Ｙ号化ピントパルス信号を得ることがで
きる。
メモリ８に任意の信号波形についてのデータ全格納して
おけば、その波形についての所望の遅延した信号全発生
させることができ、また異なった信号波形を連続的に発
生させることもできる。
おけば、その波形についての所望の遅延した信号全発生
させることができ、また異なった信号波形を連続的に発
生させることもできる。
可変遅延回路３について、第１図ではノξルス発生回路
９の発振周波数を一定にしておき、レジスタ１１［セン
トされる遅延データ値に、全可変とすルコとによってΔ
ｔを変化させているが、逆にレジスタＩＩＶＣセントさ
れる遅延データ値に１′（ｉニ一定にして赴き、パルス
発生回路９の発振周波数を変化させることによっても前
記Δｔｔ可変とすることもできる。更に遅延時間設定に
よって動作時間を変えることができる高速タイマ回路に
よっても前記Δｔを変化させることができ、この種の高
速タイマ回路等も第１図で示されている可変遅延回路３
の中に含まれる。
９の発振周波数を一定にしておき、レジスタ１１［セン
トされる遅延データ値に、全可変とすルコとによってΔ
ｔを変化させているが、逆にレジスタＩＩＶＣセントさ
れる遅延データ値に１′（ｉニ一定にして赴き、パルス
発生回路９の発振周波数を変化させることによっても前
記Δｔｔ可変とすることもできる。更に遅延時間設定に
よって動作時間を変えることができる高速タイマ回路に
よっても前記Δｔを変化させることができ、この種の高
速タイマ回路等も第１図で示されている可変遅延回路３
の中に含まれる。
可変遅延回路３と構成１機能を同一とツーる取込み信号
遅延回路工４及びパルス幅決定回路１５について前記の
事柄が全く同様に適用されることは菖′うまでもない。
遅延回路工４及びパルス幅決定回路１５について前記の
事柄が全く同様に適用されることは菖′うまでもない。
第３図は動作タイムナヤー）ｋ示しており、標本化イコ
号ＳＩ ＋ Ｓｔの受信時に対しディジタル出力、すな
わち杓号化ピントパルス信号ばΔを遅延して出力されて
おり、ｉた標本化信号Ｓ１．Ｓ２の受信時に対しηに込
みイｄ号をΔＴ遅延させたうえでノ々ルス’ｆｆＸ ’
ｒＷのノξルスヲ出力している。これらの遅延時間Δｔ
、ΔＴ及びノξルス幅ＴｗｉＣ前記説明の如≦任意に変
化させることができる。
号ＳＩ ＋ Ｓｔの受信時に対しディジタル出力、すな
わち杓号化ピントパルス信号ばΔを遅延して出力されて
おり、ｉた標本化信号Ｓ１．Ｓ２の受信時に対しηに込
みイｄ号をΔＴ遅延させたうえでノ々ルス’ｆｆＸ ’
ｒＷのノξルスヲ出力している。これらの遅延時間Δｔ
、ΔＴ及びノξルス幅ＴｗｉＣ前記説明の如≦任意に変
化させることができる。
第４１′！￥１は本発明に係る梠号発生装置トｔ、の他
の実施例１′１″り成企示してふ・す、１，２．１３な
いし１５に第１図のものに対応している。２３Ｕｉｊ、
ｒ変遅延回路であって例えば、シフトレジスタ等で構成
されて卦り、秤本化信号ｆＳに同期してイｚ１号発生器
２から出力される符号化ビットパルス信号ｆ （ｔ）
ｋΔを遅延させ、ｆ（ｔ−Δｔ）の符号化ピラトノミル
スイバ号全得るための波形信号可変遅延回路を表わして
いる。
の実施例１′１″り成企示してふ・す、１，２．１３な
いし１５に第１図のものに対応している。２３Ｕｉｊ、
ｒ変遅延回路であって例えば、シフトレジスタ等で構成
されて卦り、秤本化信号ｆＳに同期してイｚ１号発生器
２から出力される符号化ビットパルス信号ｆ （ｔ）
ｋΔを遅延させ、ｆ（ｔ−Δｔ）の符号化ピラトノミル
スイバ号全得るための波形信号可変遅延回路を表わして
いる。
同図において、標本化ｆｉ４ ＠ ｆＳに同期して符号
化ビットパルス信号ｆ （ｔ） ｆ信号発生器２から発
生させ、可変遅延回路２３を通すことによってｆ（ｔ−
Δｔ）で衣わされる、いわゆる標本化１ｄ−号からΔを
遅延した符号化ピント・ξシス１１１号を得ている点で
第１［Ｖ［の構成と異なる。しかしながら遅延パルス発
生回路１３は第１図の構成と全く同一であり、第４図に
示された信号発生装置も第３ト１で示される動作クイム
テヤ−１・の１ｍ ＠ ？を行う。
化ビットパルス信号ｆ （ｔ） ｆ信号発生器２から発
生させ、可変遅延回路２３を通すことによってｆ（ｔ−
Δｔ）で衣わされる、いわゆる標本化１ｄ−号からΔを
遅延した符号化ピント・ξシス１１１号を得ている点で
第１［Ｖ［の構成と異なる。しかしながら遅延パルス発
生回路１３は第１図の構成と全く同一であり、第４図に
示された信号発生装置も第３ト１で示される動作クイム
テヤ−１・の１ｍ ＠ ？を行う。
第５図に本発明に係る信号発生装置を用いた一応用例の
構成を示しており、２４＋−［、信号発生装置で遅延時
間ΔＴ及びパルス幅Ｔｗ全それぞれ自由に設定できる取
込み（ｎ号を有する不発明に係るもの、２５はディジタ
ル−アナログ変換器、２６はディグリッチ回路であって
ディジタル−アナログ変換器２５のスイッチング紫子の
遅れ＋Ｃ起因して生じ。
構成を示しており、２４＋−［、信号発生装置で遅延時
間ΔＴ及びパルス幅Ｔｗ全それぞれ自由に設定できる取
込み（ｎ号を有する不発明に係るもの、２５はディジタ
ル−アナログ変換器、２６はディグリッチ回路であって
ディジタル−アナログ変換器２５のスイッチング紫子の
遅れ＋Ｃ起因して生じ。
入力データの変化点で発生するグリッチ全除去する回路
、２７はアナログスインチ、２８は演算増幅器、２９は
抵抗、３０はコンデンサを表わしている。
、２７はアナログスインチ、２８は演算増幅器、２９は
抵抗、３０はコンデンサを表わしている。
入力データの変化点で生じるグリッチの部分では前の標
本値全ホールドし、ディツタルーアナログ変換器２５の
出力が安定した区間でザンプルホールドー支るようにす
る。この制御は取込み信号の遅延時間ΔＴ及びその、ｏ
ルス幅Ｔｗが任意に設定できる信号発生装置２４によっ
て行なわれる。すなわち、グリッチの部分では取込み信
号によってデイグリンチ回路２６円のアナログスイッチ
２７ケオフとすることによって除去し、ディジタル−ア
ナログ変換？（２５の出力が安定した区間でアナログス
イッチ２７をオンとし、サンプルホールドすることＶＣ
ｘってデイグリンテすることが容易に行われる。
本値全ホールドし、ディツタルーアナログ変換器２５の
出力が安定した区間でザンプルホールドー支るようにす
る。この制御は取込み信号の遅延時間ΔＴ及びその、ｏ
ルス幅Ｔｗが任意に設定できる信号発生装置２４によっ
て行なわれる。すなわち、グリッチの部分では取込み信
号によってデイグリンチ回路２６円のアナログスイッチ
２７ケオフとすることによって除去し、ディジタル−ア
ナログ変換？（２５の出力が安定した区間でアナログス
イッチ２７をオンとし、サンプルホールドすることＶＣ
ｘってデイグリンテすることが容易に行われる。
その他、系列を異にする機器とのインタフェースにオ？
いても遅延時間ΔＴ及びそのパルス幅Ｔｗｉ自由に可変
可能な取込み信号金有しているのでハンドシェイクが可
能となり、他の装置とのインタフェースが容易となる。
いても遅延時間ΔＴ及びそのパルス幅Ｔｗｉ自由に可変
可能な取込み信号金有しているのでハンドシェイクが可
能となり、他の装置とのインタフェースが容易となる。
以上説明した如く、本発明によれば、株不化信号から遅
延時間Δｔを任意に可変できるディジタル符号で表現さ
れ友波形信号を出力するディジタル信号発生装置の他に
遅延時間ΔＴ及びノソルス幅Ｔｗを任意に可変できる取
込み信号全具備しているので、受信側のインタフェース
に合わせた信号を出力することができ、インタフェース
が容易となるので、汎用の信号源としての使用が拡大さ
れる。
延時間Δｔを任意に可変できるディジタル符号で表現さ
れ友波形信号を出力するディジタル信号発生装置の他に
遅延時間ΔＴ及びノソルス幅Ｔｗを任意に可変できる取
込み信号全具備しているので、受信側のインタフェース
に合わせた信号を出力することができ、インタフェース
が容易となるので、汎用の信号源としての使用が拡大さ
れる。
第１図は本発明に係る信号発生装置の一丈流側措成、第
２図は正弦波を出力波形とする波形説明図、第３図は動
作タイムチャート、第４図は本発明に係る信号発生装置
の他の実施例構成、第５図に本発明に係る信号発生装置
を用いた一応用例の構成をそれぞれ示している。 図中、１は信号発生回路、２は信号発生器、３は可変遅
延回路、４はレジスタ、５は加算回路。 ６は比較回路、７はアドレスレジスタ、８はメモリ、９
はパルス発生回路、１０にカウンタ、１１はレジスタ、
１２は一致回路、１３に遅延パルス発生回路、１４は取
込み信号遅延回路、１５は、１？ルス幅決定回路、ｉ６
ｉフリンプフロソゾ回路、１７はカウンタ、１８はレジ
スタ、］９は一致回路、２０はカウンタ、２１はレジス
タ、２２は一致回路、２３は可変遅延回路、２４に信号
発生装置Ｘ、２５はディジタル−アナログ変換器、２６
はデイグリンチ回路、２７げアナログスイッチ、２８に
演算増幅器、２９に抵抗、３０はコンデンサを表わして
いる。 １１テＦｒ １１３順人 安ｙ、重気株式会社１図
２１ 第２ 図 第３図 負′５４１し１
２図は正弦波を出力波形とする波形説明図、第３図は動
作タイムチャート、第４図は本発明に係る信号発生装置
の他の実施例構成、第５図に本発明に係る信号発生装置
を用いた一応用例の構成をそれぞれ示している。 図中、１は信号発生回路、２は信号発生器、３は可変遅
延回路、４はレジスタ、５は加算回路。 ６は比較回路、７はアドレスレジスタ、８はメモリ、９
はパルス発生回路、１０にカウンタ、１１はレジスタ、
１２は一致回路、１３に遅延パルス発生回路、１４は取
込み信号遅延回路、１５は、１？ルス幅決定回路、ｉ６
ｉフリンプフロソゾ回路、１７はカウンタ、１８はレジ
スタ、］９は一致回路、２０はカウンタ、２１はレジス
タ、２２は一致回路、２３は可変遅延回路、２４に信号
発生装置Ｘ、２５はディジタル−アナログ変換器、２６
はデイグリンチ回路、２７げアナログスイッチ、２８に
演算増幅器、２９に抵抗、３０はコンデンサを表わして
いる。 １１テＦｒ １１３順人 安ｙ、重気株式会社１図
２１ 第２ 図 第３図 負′５４１し１
Claims (3)
- （１）ディジタル符号で表現された波形信号を設定され
た任意の時間標本化信号から遅延させて順次出力する信
号発生回路と、前記標本化信号から所望時間遅延した取
込み信号のノ々ルスを出力する遅延ノξルス発生回路と
を（Ｉｊｊｌえた信号発生装置。 - （２） 前記信号発生回路は標本化信号を任意時間遅
延させる櫟本化信号可変遅延回路と、該標本化信号可変
遅延回路で／３延された標本化信号に同期してディジタ
ル符号で表現された波形信号を出力づ−る信号発生器と
全備えたことを特徴とする特許請求の範囲術（１）項記
載の信号発生装置。 - （３） 前記信号発生回路ば（，７１木化信号に同期
してディジタル符号で表現された波形信号を出力する信
号発生器と、該波形信号全任意の時間遅延して出力−ｆ
る波形信号可変遅延回路と全備えたこと全特徴とする特
許請求の範囲第（１）項記載の信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9487383A JPS59221027A (ja) | 1983-05-31 | 1983-05-31 | 信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9487383A JPS59221027A (ja) | 1983-05-31 | 1983-05-31 | 信号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59221027A true JPS59221027A (ja) | 1984-12-12 |
Family
ID=14122164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9487383A Pending JPS59221027A (ja) | 1983-05-31 | 1983-05-31 | 信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59221027A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01311620A (ja) * | 1988-06-09 | 1989-12-15 | Sanyo Electric Co Ltd | デグリッチ回路 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5074958A (ja) * | 1973-11-02 | 1975-06-19 | ||
| JPS5243347A (en) * | 1975-10-03 | 1977-04-05 | Hitachi Ltd | Digital analog converter |
| JPS5376653A (en) * | 1976-12-18 | 1978-07-07 | Fujitsu Ltd | Digital-analog conversion circuit |
| JPS54120105A (en) * | 1978-03-10 | 1979-09-18 | Kiwamu Yoshiike | Polishing device of laid rail |
| JPS54121050A (en) * | 1978-03-13 | 1979-09-19 | Toshiba Corp | Glitch attenuation circuit |
-
1983
- 1983-05-31 JP JP9487383A patent/JPS59221027A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5074958A (ja) * | 1973-11-02 | 1975-06-19 | ||
| JPS5243347A (en) * | 1975-10-03 | 1977-04-05 | Hitachi Ltd | Digital analog converter |
| JPS5376653A (en) * | 1976-12-18 | 1978-07-07 | Fujitsu Ltd | Digital-analog conversion circuit |
| JPS54120105A (en) * | 1978-03-10 | 1979-09-18 | Kiwamu Yoshiike | Polishing device of laid rail |
| JPS54121050A (en) * | 1978-03-13 | 1979-09-19 | Toshiba Corp | Glitch attenuation circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01311620A (ja) * | 1988-06-09 | 1989-12-15 | Sanyo Electric Co Ltd | デグリッチ回路 |
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