JP2907040B2 - 波形メモリのテスト機能を備えた音源装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、波形メモリのテスト
機能を備えた音源装置に関する。

【０００２】

【従来の技術】ディジタル処理により楽音を発生する電
子楽器として、音源装置を備え該音源装置をＣＰＵ（中
央処理装置）で制御して楽音波形信号を生成させる方式
のものが知られている。音源装置としては、例えば、波
形メモリを備え該波形メモリから波形データを読み出し
て楽音信号を生成する方式のものがある。

【０００３】具体的には、ＬＳＩである音源チップ（複
数のＬＳＩで構成されていてもよい）とＣＰＵを共通の
バスラインに接続し、音源チップには波形メモリを接続
し、ＣＰＵからの命令で音源チップを駆動する。音源チ
ップは、ＣＰＵからの命令にしたがって波形メモリをア
クセスし波形データを読み出し出力する。出力された波
形データは、ディジタルアナログ変換器（ＤＡＣ）でア
ナログ信号に変換され、サウンドシステムにより放音さ
れる。

【０００４】従来、このような方式の電子楽器の生産工
場における波形メモリのテスト、または電子楽器の修理
に際する波形メモリのテストでは、人が演奏をしてみて
耳で確かめるという方法が採られていた。

【０００５】

【発明が解決しようとする課題】しかしながら、人が演
奏してみてチェックする方法では手間と時間がかかるた
め、波形メモリのテストを自動化したいという要求があ
った。自動化する場合、電子楽器の制御を行なうＣＰＵ
によって波形メモリのチェックを行なうことになる。

【０００６】ところが、波形メモリは音源チップの側に
接続されており、ＣＰＵは音源チップを介してでないと
波形メモリにアクセスすることができない。したがっ
て、チェックの手順としては、ＣＰＵから読み出しア
ドレスを所定のレジスタに格納して音源チップに波形メ
モリ読み出し命令を発行する、音源チップがその命令
を実行する、ＣＰＵが読み出しデータを取りに行く、
以上の〜を繰返して波形メモリの全データを読み
出し、ＣＰＵによりそれらの読み出しデータのチェック
サムを取る、ＣＰＵによりチェックサムの結果が正常
かどうかチェックする、という手順となる。

【０００７】しかし、このような方法では、チェックサ
ムを取る時間が非常に長くなるという問題がある。現
在、音源装置の高機能化に伴い、波形メモリの容量はま
すます大容量化しており、今後もさらに大容量化が進む
ものと考えられる。したがって、波形メモリのテストを
短時間に行なう技術は、今後もますます必要とされるも
のである。

【０００８】この発明は、上述の従来例における問題点
に鑑み、音源チップの側に接続された波形メモリのテス
トを短時間で行なうことができるようにした音源装置を
提供することを目的とする。

【０００９】

【課題を解決するための手段】この目的を達成するた
め、請求項１に係る発明は、波形データを記憶した記憶
手段を接続し、外部の中央処理装置からの指示に応じて
前記記憶手段から波形データを読み出して楽音を発生す
る音源装置において、通常モードとテストモードの一方
を指示する指示手段と、前記記憶手段をアクセスするた
めのアドレスを発生するアドレス発生手段であり、通常
モードが指示された場合は、中央処理装置からの指示に
応じて楽音波形の基になる波形データを記憶手段から読
み出すためのアドレスを発生し、テストモードが指示さ
れた場合は、前記記憶手段の動作をチェックするための
アドレスを発生するアドレス発生手段と、テストモード
が指示された場合に、読み出した波形データに対して所
定の処理を施す処理手段と、前記処理手段の処理結果を
外部の中央処理装置に送出する送出手段とを備えたこと
を特徴とする。

【００１０】記憶手段のテストの方法は、どのようなも
のでもよい。例えば、チェックサムを算出する方法を用
いればよい。チェックサム以外のテスト方法として、パ
リティチェック、冗長検査（ＣＲＣ，ＬＲＣなど）、チ
ェックビット、その他のチェックコードによる方法を用
いてもよい。

【００１１】また請求項２に係る発明は、波形データを
記憶した記憶手段を接続し、外部の中央処理装置からの
指示に応じて前記記憶手段から波形データを読み出して
楽音を発生する音源装置において、前記記憶手段から波
形データを読み出す読み出しアドレスを生成するととも
に、前記記憶手段のテストモードが指示されているとき
は、該読み出しアドレスとしてテスト対象領域のアドレ
スを順次発生するアドレス発生手段と、読み出した波形
データを累算するとともに、前記記憶手段のテストモー
ドが指示されているときは、テスト対象領域から順次読
み出した波形データを累算して累算値を算出する累算手
段と、前記累算手段で算出した累算値を外部の中央処理
装置に送出する送出手段とを備えたことを特徴とする。
請求項３に係る発明は、請求項１または２において、当
該音源装置は、複数チャンネル時分割動作するものであ
り、前記アドレス発生手段は、テストモードにおいて、
全チャンネルを用いて波形データの読み出しを行うもの
であることを特徴とする。請求項４に係る発明は、請求
項１または２において、当該音源装置は、複数チャンネ
ル時分割動作するものであって、各チャンネルは波形補
間するための複数のタイムスロットを有しており、前記
アドレス発生手段は、テストモードにおいて、全チャン
ネルの全タイムスロットを用いて波形データの読み出し
を行うものであることを特徴とする。

【００１２】

【作用】中央処理装置と音源装置とを共通のバスライン
に接続し、音源装置に波形メモリが接続されており、中
央処理装置から波形メモリに直接アクセスできないよう
な構成の電子楽器において、音源装置に本発明のような
テスト機能を備えたものを用いれば、中央処理装置から
音源装置に波形メモリのテストの指示を出すだけで、波
形メモリのテストが行なえることになる。

【００１３】

【実施例】以下、図面を用いて、この発明の実施例を説
明する。

【００１４】図１は、この発明の一実施例に係る波形メ
モリのテスト機能を備えた音源装置を有する電子楽器の
全体構成を示す。この電子楽器は、パネルスイッチ（Ｐ
ＳＷ）１０１、パネル表示器（ＰＩ）１０２、キーボー
ド（ＫＢ）１０３、中央処理装置（ＣＰＵ）１０４、リ
ードオンリーメモリ（ＲＯＭ）１０５、ランダムアクセ
スメモリ（ＲＡＭ）１０６、音源（ＴＧ）１０７、波形
メモリ（ＷＭ）１０８、サウンドシステム（ＳＳ）１０
９、およびＭＩＤＩ（Musical Instrument Digital Int
erface）インターフェース１１０を備えている。

【００１５】パネルスイッチ１０１、パネル表示器１０
２、キーボード１０３、ＣＰＵ１０４、ＲＯＭ１０５、
ＲＡＭ１０６、音源１０７、およびＭＩＤＩインターフ
ェース１１０は、バスライン１１１により相互に接続さ
れている。

【００１６】パネルスイッチ１０１は、この電子楽器に
関する各種の設定操作を行なうためのものである。パネ
ル表示器１０２には、各種の情報が表示される。キーボ
ード１０３は、ユーザが演奏操作を行なうためのもので
ある。ＣＰＵ１０４は、この電子楽器全体の動作を制御
する。

【００１７】特に、ＣＰＵ１０４は、キーボード１０３
による演奏操作やＭＩＤＩインターフェース１１０から
の入力に応じて音源１０７に楽音の発生を指示する。音
源１０７は、ＣＰＵ１０４からの指示に応じて波形メモ
リ１０８から波形データを読み出し所定の処理ののちア
ナログ信号に変換して出力する。サウンドシステム１０
９は、音源１０７から出力されたアナログ信号に応じて
実際の楽音を放音する。

【００１８】ＲＯＭ１０５には、ＣＰＵ１０４が実行す
るプログラムや各種の定数データなどが格納されてい
る。ＲＡＭ１０６は、ワークエリアなどに用いられる。

【００１９】本実施例の電子楽器では、ＣＰＵ１０４の
指示により波形メモリ１０８のチェックサムをとって波
形メモリ１０８のテストを行なうことができる。そのよ
うな波形メモリ１０８のテスト機能については、後に詳
述する。

【００２０】図２は、図１の音源１０７の詳細図であ
る。音源１０７は、ＣＰＵインターフェース２０１、ア
ドレスジェネレータ部（ＡＧ）２０２、補間部（ＩＮ
Ｔ）２０３、エンベロープ発生部（ＥＧ）２０４、乗算
器２０５、加算器２０６、累算部（ＡＣＣ）２０７、エ
フェクタ（ＥＦ）２０８、およびディジタルアナログ変
換部（ＤＡＣ）２０９を備えている。

【００２１】ＣＰＵインターフェース２０１は、図１の
バスライン１１１に接続されており、ＣＰＵ１０４から
の指示にしたがって各種の制御信号を出力する。通常の
楽音発生を行なう場合、ＣＰＵインターフェース２０１
は、まずアドレスジェネレータ部２０２に対して波形メ
モリ１０８の読み出しアドレスを指定するためのアドレ
ス制御データ（図３で後述するＦナンバＦＮ、スタート
アドレスＳＡ、およびエンドアドレスＥＡ）を出力する
とともに、キーオンパルスＮＯＮＰを出力する。

【００２２】アドレスジェネレータ部２０２は、ＣＰＵ
インターフェース２０１から出力されるアドレス制御デ
ータに応じて波形メモリ１０８の読み出しアドレスを生
成出力するとともに、補間部２０３に対して補間用の小
数部データを出力する。

【００２３】波形メモリ１０８には、サンプリング点ご
との波形データが格納されている。アドレスジェネレー
タ部２０２から読み出しアドレスが出力されると、その
アドレスの波形データが波形メモリ１０８から読み出さ
れる。この実施例では、補間部２０３において４点補間
を行なうため、アドレスジェネレータ部２０２は１チャ
ンネルごとに４つの連続する読み出しアドレスを順次出
力し、それに応じて１チャンネルごとに４点の波形デー
タが読み出され、補間部２０３に入力する。

【００２４】補間部２０３は、波形メモリ１０８からの
４点の波形データとアドレスジェネレータ部２０２から
の小数部データとを用いて１チャンネルごとに４点補間
を行なう。補間結果の波形データは乗算器２０５に入力
する。

【００２５】エンベロープ発生部２０４は、ＣＰＵイン
ターフェース２０１から出力されるエンベロープ制御デ
ータに応じて各時分割チャンネルのエンベロープ波形を
生成出力する。加算器２０６は、各タイムスロット毎
に、エンベロープ発生部２０４から出力される１チャン
ネル分のエンベロープ波形に対し、ＣＰＵインターフェ
ース２０１から１タイムスロット分の時間区間を４つに
分けた各区間において順次出力される４つのセンドレベ
ルＳ１、Ｓ２、Ｓ３、Ｓ４を加算する。加算器２０６の
加算結果は、乗算器２０５に入力する。ここで、４つの
センドレベルＳ１〜Ｓ４の値は、ＣＰＵ１０４によって
各発音チャンネル毎に独自に設定されている。

【００２６】乗算器２０５は、各時分割チャンネル毎
に、補間部２０３から出力される補間済み波形データ
（リニアデータ）に、加算器２０６から供給される４つ
のエンベロープ波形（対数データ）を乗算して、４つの
エンベロープが付与された４つの波形データを、各系列
毎の出力として順次出力する。エンベロープ付与済みの
波形データは、各系列毎に累算器（ＡＣＣ）２０７によ
り累算され、４系列のシリアルデータとして、出力され
る。

【００２７】エフェクタ２０８は、ＣＰＵインターフェ
ース２０１から出力されるエフェクタ制御データに基づ
いて、この４系列のデータに各種の効果を付与し、ステ
レオのシリアルデータとして出力する。このシリアルデ
ータは、ディジタルアナログ変換部２０９で、ステレオ
のＬとＲ別にアナログ信号に変換されて出力される。こ
のアナログ信号が、図１のサウンドシステム１０９に入
力して放音される。

【００２８】以上が、音源１０７における通常の楽音発
生処理の概要である。

【００２９】一方、この音源１０７は、ＣＰＵ１０４の
指示により波形メモリ１０８のチェックサムをとって、
その結果をＣＰＵ１０４に渡すことができる。具体的に
は、まずＣＰＵ１０４から、波形メモリ１０８のテスト
の指示が与えられる。

【００３０】ＣＰＵインターフェース２０１は、このテ
ストの指示に応じてテストモードＴＭを「１」にする。
テストモードＴＭは、波形メモリ１０８のチェックサム
を取ることを指示する信号である。波形メモリ１０８の
チェックサムを取る動作が行なわれている間はＴＭ＝１
であり、それ以外ではＴＭ＝０である。

【００３１】ＴＭ＝１になると、アドレスジェネレータ
部２０２は、波形メモリ１０８のチェックサムを取るべ
き領域の全アドレスのデータが順次読み出せるように、
その領域のスタートアドレス（先頭アドレス）からエン
ドアドレス（終了アドレス）までの全アドレスを順次出
力する。

【００３２】波形メモリ１０８からは、上記アドレスに
したがって、チェックサムを取るべき領域の全データが
順次出力される。読み出されたデータは、ライン２１０
を介して累算部２０７に直接入力する。なお、図２にお
いて、波形メモリ１０８から累算部２０７に至るライン
２１０は、テストモードのときのみ有効になるラインで
あり、通常の楽音発生の場合などでは波形メモリ１０８
から読み出されたデータは補間部２０３に入力するよう
になっている。

【００３３】テストモードのとき、累算部２０７は、波
形メモリ１０８から読み出されたデータをすべて累算す
る。すなわち、チェックサムを算出する。算出されたチ
ェックサムは、ＣＰＵインターフェース２０１を介して
ＣＰＵ１０４に渡される。ＣＰＵ１０４は、このチェッ
クサムが正常かどうかを確認する。

【００３４】図３は、図２のアドレスジェネレータ部２
０２の詳細を示す。アドレスジェネレータ部２０２は、
加算器３０１、ゲート３０２、遅延回路３０３、遅延回
路３０４、セレクタ３０５、加算器３０６、補間用カウ
ンタ３０７、比較器３０８、および終了制御回路３０９
を備えている。遅延回路３０３の遅延段数は１であり
（図３では「１Ｄ」と図示）、遅延回路３０４の遅延段
数は２１である（図３では「３１Ｄ」と図示）。

【００３５】加算器３０１、ゲート３０２、遅延回路３
０３、遅延回路３０４、およびセレクタ３０５は、各チ
ャンネルごとのアドレスをカウントするカウンタ部３１
０を構成する。このカウンタ部３１０は、時分割３２チ
ャンネルで動作し、所定の時間間隔で３２個のアドレス
カウント値を順次出力する。すなわち、所定の時間区間
（１クロックと呼ぶ）を３２個のタイムスロットに分
け、各タイムスロットで１チャンネル分の処理を行なっ
ていく。

【００３６】遅延回路３０３，３０４の遅延段数は、こ
のタイムスロットの時間を単位とする。すなわち、遅延
回路３０３は、任意のタイムスロットで入力したデータ
を１タイムスロット分遅延して次のタイムスロットで出
力する。また、遅延回路３０４は、任意のタイムスロッ
トで入力したデータを３１タイムスロット分遅延して出
力する。アドレスカウンタ部３１０は、図から分かるよ
うにループ回路になっており、３２タイムスロットで各
チャンネルのアドレスカウント値のデータがこのループ
を１周することになる。

【００３７】アドレスジェネレータ部２０２の動作を具
体的に説明する。まず、通常の楽音発生動作の場合、す
なわちテストモードでないとき（ＴＭ＝０）について説
明する。

【００３８】あるタイムスロットで、ＣＰＵインターフ
ェース２０１から、あるチャンネルに関する周波数ナン
バ（以下、Ｆナンバと呼ぶ）ＦＮ、スタートアドレスＳ
Ａ、エンドアドレスＥＡ、およびキーオンパルスＮＯＮ
Ｐが出力される。キーオンパルスＮＯＮＰは、当該チャ
ンネルの発音開始を指示するパルスで、開始のタイミン
グで「１」となり、その後は「０」となる。

【００３９】キーオンパルスＮＯＮＰが出力される（す
なわち、「１」になる）と、ゲート３０２が閉じ、その
タイミングで遅延回路３０３に「０」がセットされる。
これが当該チャンネルに関する初期カウント値になる。
このカウント値データは、タイムスロットが進むにつれ
て遅延回路３０３から遅延回路３０４に順次進み、３２
タイムスロット目には遅延回路３０４から出力される。
いまＴＭ＝０であるから、セレクタ３０５は、遅延回路
３０４からの出力を選択し、加算器３０１に出力する。
加算器３０１において、当該チャンネルに関するカウン
ト値にＦナンバＦＮを加算する。加算器３０１の加算結
果は、ゲート３０２を介して（このとき、ＮＯＮＰ＝０
になっているのでゲート３０２は開いており入力データ
をそのまま通す）再び遅延回路３０３に入力する。

【００４０】以上のような動作を繰返し、各チャンネル
に関してＦナンバＦＮを累算していく。そして、遅延回
路３０３からアドレスカウント値として出力する。結果
として、アドレスカウンタ部３１０は、１クロックで３
２チャンネル分のアドレスカウント値を繰返し出力する
ことになる。

【００４１】アドレスカウンタ部３１０から出力された
アドレスカウント値は、整数部と小数部に分けられ、整
数部は加算器３０６に入力する。補間用カウンタ３０７
は、１タイムスロット分の時間区間を４つに分けた各区
間において順に「０，１，２，３」を出力する。加算器
３０６には、スタートアドレスＳＡも入力する。

【００４２】加算器３０６は、スタートアドレスＳＡと
アドレスカウント値の整数部と補間用カウンタ３０７か
ら順に出力される値（０、１，２，３の何れか）とを加
算する。これにより、スタートアドレスＳＡとアドレス
カウンタ値の整数部との和に、「０」を加算した値、
「１」を加算した値、「２」を加算した値、および
「３」を加算した値が、加算器３０６から順に出力され
る。これは図２で説明したように、補間部２０３におい
て４点補間を行なうために、連続する４点のアドレスを
順に出力するものである。

【００４３】加算器３０６の出力ＡＤＩを読み出しアド
レスとして、波形メモリ１０８から４点分の波形データ
が順に読み出される。アドレスカウンタ値の小数部ＡＤ
Ｆは、補間部２０３に入力し、４点補間のために用いら
れる。

【００４４】一方、アドレスカウンタ部３１０から出力
されたアドレスカウンタ値は、比較器３０８においてエ
ンドアドレスＥＡと比較される。比較器３０８は、アド
レスカウンタ値がエンドアドレスＥＡ以上になったと
き、エンド検出信号を終了制御回路３０９に出力する。

【００４５】終了制御回路３０９は、テストモードＴ
Ｍ、キーオンパルスＮＯＮＰ、エンド検出信号を入力
し、ゲート制御信号ｇ１、ｇ２を発生する。ゲート制御
信号ｇ１，ｇ２は、累算部２０７のゲートを制御する信
号である（図４で後述する）。

【００４６】ＴＭ＝０の場合、ゲート制御信号ｇ１は、
キーオンパルスＮＯＮＰが入力した発音チャンネルのタ
イムスロットで「１」、その後にエンド検出信号が入力
した発音チャンネルのタイムスロットで「０」といった
具合に制御される。キーオンパルスＮＯＮＰの入力から
エンド検出までというのは、各チャンネルが楽音の生成
を行っている期間であり、ゲート制御信号ｇ１は、発音
中のタイムスロットで「１」の値を、休止中のタイムス
ロットで「０」の値をとるわけである。ゲート制御信号
ｇ２は、時分割３２チャンネルのうち最初のチャンネル
のタイムスロットでのみ「０」となる信号であり、累算
部２０７におけるチャンネル累算動作の開始タイミング
を与える。

【００４７】次に、テストモードの場合（ＴＭ＝１）の
アドレスジェネレータ部２０２の動作を説明する。

【００４８】ＴＭ＝１のとき、ＣＰＵインターフェース
２０１からは、ＦナンバＦＮ、スタートアドレスＳＡ、
エンドアドレスＥＡ、およびキーオンパルスＮＯＮＰが
出力される。ＦナンバＦＮは固定値「４」である。スタ
ートアドレスＳＡとエンドアドレスＥＡは、波形メモリ
１０８内のチェックサムを取る領域の先頭アドレスと終
了アドレスである。キーオンパルスＮＯＮＰは、テスト
の開始、すなわちチェックサムの算出を開始することを
指示する信号を意味する。すなわち、テスト開始のタイ
ミングで「１」、それ以外では「０」である。

【００４９】ＴＭ＝１であるので、セレクタ３０５は、
遅延回路３０３の出力を選択出力する。これにより、ア
ドレスカウンタ部３１０において、遅延回路３０３のデ
ータがタイムスロットごとに加算器３０１に戻されてカ
ウントアップ（４を加算）されることになる。

【００５０】キーオンパルスＮＯＮＰが出力され（すな
わち、「１」になる）、テストが開始されると、ゲート
３０２が閉じ、そのタイミングで遅延回路３０３に
「０」がセットされる。これが初期カウント値になる。
このカウント値データは、次のタイムスロットで加算器
３０１に入力する。加算器３０１において、当該カウン
ト値にＦナンバＦＮ（固定値「４」）を加算する。加算
器３０１の加算結果は、ゲート３０２を介して（このと
き、ＮＯＮＰ＝０になっているのでゲート３０２は開い
ており入力データをそのまま通す）再び遅延回路３０３
に入力する。

【００５１】以上のような動作を繰返し、タイムスロッ
トごとに、「０」、「４」、「８」、「１２」、…とい
うようにカウント値（４の倍数）を出力する。このカウ
ント値は、加算器３０６に入力する。補間用カウンタ３
０７は、楽音発生時と同様に、１タイムスロット分の時
間区間を４つに分けた各区間において順に「０，１，
２，３」を出力する。加算器３０６にスタートアドレス
ＳＡが入力していることも、楽音発生時と同様である。

【００５２】加算器３０６は、スタートアドレスＳＡと
遅延回路３０３からのカウント値と補間用カウンタ３０
７から順に出力される値（０、１，２，３の何れか）と
を加算する。これにより、チェックサムを取る領域の先
頭アドレスと遅延回路３０３からのカウント値との和
に、「０」を加算した値、「１」を加算した値、「２」
を加算した値、および「３」を加算した値が、加算器３
０６から順に出力される。

【００５３】上述したように、アドレスカウンタ部３１
０はタイムスロットごとに「０」、「４」、「８」、…
というように「４」の倍数を出力するから、スタートア
ドレスＳＡを基準としたオフセットアドレスで考えれ
ば、結果として加算器３０６は、第１のタイムスロット
で「０」、「１」、「２」、「３」を順次出力し、次の
タイムスロットで「４」、「５」、「６」、「７」を順
次出力し、その次のタイムスロットで「８」、「９」、
「１０」、「１１」を順次出力し、…というようにベタ
のアドレスを順次出力することになる。これにより、図
２において、波形メモリ１０８から、第０番地の波形デ
ータ、第１番地の波形データ、第２番地の波形データ、
（番地はスタートアドレスＳＡを基準としたオフセット
アドレス）…というように、波形データがベタで次々に
読み出されライン２１０を介して累算部２０７に入力す
ることになる。

【００５４】一方、アドレスカウンタ部３１０から出力
されたカウンタ値は、比較器３０８においてエンドアド
レスＥＡと比較される。比較器３０８は、カウンタ値が
エンドアドレスＥＡ以上になったとき、エンド検出信号
を終了制御回路３０９に出力する。

【００５５】終了制御回路３０９は、キーオンパルスＮ
ＯＮＰが「１」になったタイミングからゲート制御信号
ｇ１，ｇ２としてともに「１」を出力し、比較器３０８
からのエンド検出信号が入力したタイミングからゲート
制御信号ｇ１，ｇ２をともに「０」とする。さらに、終
了制御回路３０９は、比較器３０８からのエンド検出信
号が入力したとき、ＣＰＵ１０４に対する割込信号ｉｒ
ｑを出力する。割込信号ｉｒｑは、指示された領域のチ
ェックサムの算出が完了（実際には、アドレスジェネレ
ータ部２０２からチェックサムのための全アドレスを出
力したということを意味するが、全アドレスが出力され
ていれば図４で後述するように累算部２０７ではチェッ
クサムの算出が終了したことになる）したことを意味す
る信号である。

【００５６】図４は、図２の累算部２０７の詳細を示
す。累算部２０７は、セレクタ４０１、ゲート４０２、
加算器４０３、遅延回路４０４、遅延回路４０５、セレ
クタ４０６、ゲート４０７、パラレル／シリアル変換器
４０８、およびラッチ４０９を備えている。

【００５７】遅延回路４０４の遅延段数は１であり（図
４では「１Ｄ」と図示）、遅延回路４０５の遅延段数は
３である（図４では「３Ｄ」と図示）。遅延段数は、図
３と同様に、タイムスロットの時間が単位である。ゲー
ト４０２、加算器４０３、遅延回路４０４、遅延回路４
０５、セレクタ４０６、およびゲート４０７は、ループ
回路４１０を構成しており、データは４タイムスロット
で１周するようになっている。

【００５８】まず、通常の楽音発生動作の場合（すなわ
ち、ＴＭ＝０）の累算部２０７の動作を説明する。

【００５９】セレクタ４０１の「１」側入力ＭＯＵＴ
は、波形メモリ１０８からライン２１０を介して送られ
てくるチェックサムを取るためのベタ読みのデータを示
す。セレクタ４０１の「０」側入力ＩＯＵＴは、図１の
乗算器２０５から出力される３２チャンネル時分割の楽
音発生用の波形データを示す。いまＴＭ＝０であるか
ら、セレクタ４０１は乗算器２０５からの入力ＩＯＵＴ
を選択出力する。

【００６０】各時分割チャンネルではキーオンパルスＮ
ＯＮＰが「１」になったタイミングからゲート制御信号
ｇ１は「１」であるから、対応するタイムスロットの
間、ゲートｇ１は開いており、入力ＩＯＵＴは加算器４
０３に入力する。ゲート制御信号ｇ２は、３２個の発音
チャンネルの内の最初のチャンネル（第０チャンネル）
のタイムスロットで「０」になる他はずっと「１」であ
り、その間ゲートｇ２は開いており、ＴＭ＝０であるか
ら遅延回路４０５の最終段のデータ（この値はＮＯＮＰ
＝１のタイミングで０に初期化されているものとする）
がセレクタ４０６およびゲート４０７を介して加算器４
０３に入力する。

【００６１】加算器４０３でこれらの入力を加算し、加
算結果を１段の遅延回路４０４に入力する。遅延回路４
０４のデータは、３段の遅延回路４０５、セレクタ４０
６、及びゲート４０７を介して再び加算器４０３に戻
り、このようにデータがループして累算されていく。こ
こで、各遅延回路の動作周期は１タイムスロット分の時
間区間を４つに均等した長さである。従って、ループ回
路４１０において、データは１タイムスロットで１周
し、３２タイムスロットにわたる動作の結果として３２
チャンネル分の各時分割チャンネルの入力ＩＯＵＴは以
下のように４つの系列に累算される。

【００６２】・第１の系列：各チャンネル独立のセンド
レベルＳ１およびエンベロープ波形の乗算された第０か
ら第３１チャンネルの３２チャンネル分の波形データの
累算値。

【００６３】・第２の系列：各チャンネル独立のセンド
レベルＳ２およびエンベロープ波形の乗算された第０か
ら第３１チャンネルの３２チャンネル分の波形データの
累算値。

【００６４】・第３の系列：各チャンネル独立のセンド
レベルＳ３およびエンベロープ波形の乗算された第０か
ら第３１チャンネルの３２チャンネル分の波形データの
累算値。

【００６５】・第４の系列：各チャンネル独立のセンド
レベルＳ４およびエンベロープ波形の乗算された第０か
ら第３１チャンネルの３２チャンネル分の波形データの
累算値。

【００６６】以上の４つの系列の累算結果は、第３１チ
ャンネルのタイムスロットから４分の１タイムスロット
分だけ遅れた時間区間に遅延回路４０４から順次出力さ
れ、パラレル／シリアル変換器４０８に取り込まれる。
パラレル／シリアル変換器４０８は、これら４つの系列
の累算結果を、後段のエフェクタ２０８（図２）の処理
タイミングに合せたシリアルデータとして出力する。そ
して、図２で説明したように、エフェクタ２０８および
ディジタルアナログ変換器２０９を介してサウンドシス
テム１０９に出力され、放音される。

【００６７】あるチャンネルにおいて、波形メモリ１０
８の読み出しアドレスがエンドアドレスＥＡに至ったと
きは、図３で説明したように、当該チャンネルのタイム
スロットにおけるゲート制御信号ｇ１が「０」にされ
る。したがって、このとき図４のゲート４０２，４０７
が閉じられるから、当該チャンネルの累算は行なわれな
くなる。

【００６８】次に、テストモードの場合（ＴＭ＝１）の
累算部２０７の動作を説明する。

【００６９】ＴＭ＝１のとき、セレクタ４０１は、波形
メモリ１０８からライン２１０を介して送られてくるチ
ェックサムを取るためのベタ読みのデータＭＯＵＴを選
択出力する。テスト開始時点からゲート制御信号ｇ１は
「１」であるから、ゲートｇ１は開いており、入力ＭＯ
ＵＴは加算器４０３に入力する。また、テスト開始時点
からゲート制御信号ｇ２は「１」であるから、ゲートｇ
２は開いており、ＴＭ＝１であるから遅延回路４０４の
データ（この値はＮＯＮＰ＝１のタイミングで０に初期
化されているものとする）がセレクタ４０６およびゲー
ト４０７を介して加算器４０３に入力する。

【００７０】加算器４０３でこれらの入力を加算する。
加算結果は、遅延回路４０４に入力し、４分の１タイム
スロット分だけ遅延されて再びセレクタ４０６およびゲ
ート４０７を介して加算器４０３に戻る。結果として、
波形メモリ１０８から４分の１タイムスロット分の期間
毎に読み出されるベタ読みのデータＭＯＵＴは、すべて
累算され、言い替えればチェックサムが取られることに
なる。

【００７１】波形メモリ１０８の読み出しアドレスがエ
ンドアドレスＥＡに至ったとき（すなわち、チェックサ
ムを取る領域の最後までいったとき）は、図２で説明し
たように、ゲート制御信号ｇ１，ｇ２が「０」にされ
る。したがって、このとき図４のゲート４０２，４０７
が閉じられるから、累算は行なわれなくなる。最終的な
累算結果（チェックサム）は、ラッチ４０９にラッチさ
れ、図２で説明したように、ＣＰＵインターフェース２
０１を介してＣＰＵ１０４に渡される。

【００７２】次に、図５および図６のフローチャートを
参照して、ＣＰＵ１０４の動作を説明する。

【００７３】図５（ａ）は、メインルーチンを示す。こ
の電子楽器の電源がオンされると、ＣＰＵ１０４は、ス
テップＳ１で各種の初期設定を行なう。次に、ステップ
Ｓ２で鍵処理を行ない、ステップＳ３でパネルスイッチ
処理を行ない、再びステップＳ２に戻る。ステップＳ１
の鍵処理は、キーボード１０３の鍵の操作を検出し、そ
の演奏操作があれば音源１０７に楽音の発生を指示する
処理である。ステップＳ２のパネルスイッチ処理は、パ
ネルスイッチの操作を検出し、その操作に応じた処理を
行なうものである。

【００７４】図５（ｂ）は、図５（ａ）のステップＳ３
のパネルスイッチ処理において波形メモリのテストを行
なうことを指示するスイッチ操作が為されたときに実行
されるテストルーチンを示す。

【００７５】この実施例の電子楽器では、パネル上の所
定のスイッチを組合わせてオンしたときに、波形メモリ
のテストの指示と認識するようになっているが、本発明
は、テストモードに入る契機がどのようなものであって
も適用可能である。例えば、ＭＩＤＩインターフェース
１１０により受信したコマンドがテスト開始を指示する
ものであるとき、図５（ｂ）の処理を開始する、という
ようにしてもよい。

【００７６】波形メモリのテストの指示が為されると、
まずステップＳ１１で、レジスタＴＭを「１」にする。
なお、図５および図６に出現するＴＭはＣＰＵ１０４が
設定参照するレジスタを示しており、図２〜図４で説明
した音源１０７内でテストモードであることを示す信号
ＴＭとは異なるものであるが、便宜上同じ記号ＴＭで表
わしている。

【００７７】次に、ステップＳ１２で、チェックサムを
取る波形メモリ１０８の最初の領域を設定する。具体的
には、チェックサムを取る最初の領域のスタートアドレ
スＳＡとエンドアドレスＥＡを決定する。そして、ステ
ップＳ１３でワークレジスタｎに「１」をセットし、ス
テップＳ１４でチェックサムをスタートさせる。ワーク
レジスタｎは、現在チェックを行なっている領域が第何
番目の領域であるかを示す。最終のｎの値は、ＲＯＭ１
０５に設定されている。詳しくは図６で説明するが、１
つの領域のチェックが終わるごとにｎをカウントアップ
していき、最終のｎの値に至ったときテストを終了す
る。

【００７８】ステップＳ１４のチェックサムのスタート
は、具体的には、ＣＰＵ１０４から音源１０７に、チェ
ックサムを取る領域のスタートアドレスＳＡとエンドア
ドレスＥＡを渡し、ＦナンバＦＮを「４」とし、キーオ
ンパルスＮＯＮＰの出力を指示することにより、テスト
開始を指示するものである。

【００７９】この指示を受けて、音源１０７のＣＰＵイ
ンターフェース２０１は、図２で説明したように、チェ
ックサムを取る領域のスタートアドレスＳＡとエンドア
ドレスＥＡおよびＦナンバＦＮ（＝４）をアドレスジェ
ネレータ部２０２に渡し、テストモードを示す信号ＴＭ
を「１」とし、テスト開始を指示するパルスＮＯＮＰを
出力する。

【００８０】ステップＳ１４でチェックサムのスタート
を指示したら、ステップＳ１５でその他のテスト処理を
行なう。ここで、その他のテスト処理とは、ＲＯＭ１０
５、ＲＡＭ１０６、及びＭＩＤＩ、各種ＳＷ、操作子等
のインターフェースの動作チェックである。当該テスト
処理の終了後、ステップＳ１６でレジスタＴＭの値が
「１」であるか否かを判別し、「１」なら処理を終了す
る。レジスタＴＭの値が「１」でないなら、ステップＳ
１７で所定時間だけ待つ処理を行ない、再びステップＳ
１６に戻る。

【００８１】図６は、割込処理ルーチンである。この割
込処理は、図３の終了制御回路３０９から割込信号ｉｒ
ｑが出力されたとき、開始される。まず、ステップＳ２
１でレジスタＴＭの値が「１」か否か判別する。ＴＭが
「１」でないなら、割込信号ｉｒｑによる割込でないか
ら、ステップＳ２２で通常の当該割込に応じた割込処理
を行なって処理を終了する。

【００８２】レジスタＴＭの値が「１」なら、ステップ
Ｓ２３で音源１０７からチェックサムＳＵＭを取り込
む。これにより、図４のラッチ４０９にラッチされてい
るチェックサムが、ＣＰＵインターフェース２０１を介
してＣＰＵ１０４に取り込まれる。次に、ステップＳ２
４で、取り込んだチェックサムＳＵＭは正常であるか否
か判別する。チェックサムの正常値はあらかじめＲＯＭ
１０５に設定されているものとする。

【００８３】ステップＳ２４でチェックサムが正常値で
ないときは、ステップＳ３１でエラー表示を行ない、ス
テップＳ３０に進む。ステップＳ２４でチェックサムが
正常であったときは、ステップＳ２５でワークレジスタ
ｎの値が最終のｎであるか否か（すなわち、テストすべ
き最終の領域までいったか）を判別する。最終の領域の
テストまで終了したなら、ステップＳ２９で波形メモリ
１０８は正常である旨を表示し、ステップＳ３０でレジ
スタＴＭを「０」にリセットして、処理を終了する。

【００８４】ステップＳ２５で最終領域でないときは、
ステップＳ２６でワークレジスタｎをインクリメント
し、ステップＳ２７で次のチェック対象領域として第ｎ
番目の領域を設定（ステップＳ１２と同様）し、ステッ
プＳ２８でチェックサムを再スタートさせて、処理を終
了する。再スタートさせたチェックサムが終了したとき
は、再度図６の割込処理が行なわれることとなる。

【００８５】なお、上記実施例では波形メモリの単純な
チェックサムを取ってチェックする例を説明したが、波
形メモリのチェックの方法は、これに限らない。例え
ば、実施例の累算部は４系列に累算するものであるの
で、その機能を利用し、４アドレスおきに読み出しデー
タをグループ化して各グループでチェックサムを取るよ
うにしてもよい。また、チェックサムでなく、さらに高
度なエラー検出方法を用いてもよい。

【００８６】チェックサム以外のテスト方法としては、
パリティチェック、冗長検査（ＣＲＣ，ＬＲＣなど）、
チェックビット、その他のチェックコードによる方法が
ある。また、テストが完了している波形ＲＯＭのデータ
を波形ＲＡＭに転送書き込みし、その後に読み出して正
しく記録されているかチェックするようにしてもよい。
転送書き込み、およびその後の読出しにおけるアドレス
の発生に関し、本発明を適用することができる。

【００８７】さらに、ＣＰＵ周辺のＲＯＭおよびＲＡＭ
のチェックに本発明を適用することもできる。例えば、
波形メモリ音源とＣＰＵとを１チップ化したＬＳＩがあ
り、そこではＣＰＵプログラムと音源用波形データを１
つのＲＯＭに記憶し、音源部とＣＰＵとで該ＲＯＭを時
分割的に使用するようになっているものがある。そこ
で、本発明のチェックサムの機能を、ＣＰＵのメモリに
ついて適用するようにしてもよい。

【００８８】上記実施例のアドレスカウンタは、スター
トアドレスとエンドアドレスとを設定してその間を単純
に順方向で１回読む方式のものであるが、これに限ら
ず、種々の方式のアドレスカウンタに適用してもよい。
例えば、アドレスカウンタを、ループ読みができるよう
に構成したり、リバース読みができるように構成しても
よい。

【００８９】さらに、上記実施例では、テストモード時
には各時分割チャンネルのタイムスロットをすべて波形
メモリのチェック動作に用いており、これにより高速に
波形メモリのチェックが行なえるようになっているが、
その他の回路の事情などに応じて、全タイムスロットを
波形メモリのチェック動作に用いず、一部のタイムスロ
ットでチェックを行なうようにしてもよい。

【００９０】

【発明の効果】以上説明したように、本発明によれば、
音源装置がもともと保有している波形メモリのアドレス
発生手段に、波形メモリの動作チェック用のアドレス発
生機能を付加したので、回路を複雑化することなしに、
中央処理装置の波形メモリの動作チェックにかかる負担
を軽減することができる。また、本発明では、音源装置
の側に波形メモリのチェック機能を備えているので、特
に、中央処理装置から波形メモリが直接アクセス出来な
い構成の音源装置には有効であり、その場合、波形メモ
リのテストを大幅に高速化することができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る波形メモリのテスト
機能を備えた音源装置を有する電子楽器の全体構成図

【図２】音源の詳細な構成図

【図３】アドレスジェネレータ部の詳細な構成図

【図４】累算部の詳細な構成図

【図５】メインルーチンおよびテストルーチンのフロー
チャート図

【図６】割込処理のフローチャート図

【符号の説明】

１０１…パネルスイッチ（ＰＳＷ）、１０２…パネル表
示器（ＰＩ）、１０３…キーボード（ＫＢ）、１０４…
中央処理装置（ＣＰＵ）、１０５…リードオンリーメモ
リ（ＲＯＭ）、１０６…ランダムアクセスメモリ（ＲＡ
Ｍ）、１０７…音源（ＴＧ）、１０８…波形メモリ（Ｗ
Ｍ）、１０９…サウンドシステム（ＳＳ）、１１０…Ｍ
ＩＤＩインターフェース、２０１…ＣＰＵインターフェ
ース、２０２…アドレスジェネレータ部（ＡＧ）、２０
３…補間部（ＩＮＴ）、２０４…エンベロープ発生部
（ＥＧ）、２０５…乗算器、２０６…加算器、２０７…
累算部（ＡＣＣ）、２０８…エフェクタ（ＥＦ）、２０
９…ディジタルアナログ変換部（ＤＡＣ）。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】波形データを記憶した記憶手段を接続し、
   外部の中央処理装置からの指示に応じて前記記憶手段か
   ら波形データを読み出して楽音を発生する音源装置にお
   いて、 通常モードとテストモードの一方を指示する指示手段
   と、 前記記憶手段をアクセスするためのアドレスを発生する
   アドレス発生手段であり、通常モードが指示された場合
   は、中央処理装置からの指示に応じて楽音波形の基にな
   る波形データを記憶手段から読み出すためのアドレスを
   発生し、テストモードが指示された場合は、前記記憶手
   段の動作をチェックするためのアドレスを発生するアド
   レス発生手段と、 テストモードが指示された場合に、読み出した波形デー
   タに対して所定の処理を施す処理手段と、 前記処理手段の処理結果を外部の中央処理装置に送出す
   る送出手段と を備えたことを特徴とする音源装置。
2. 【請求項２】波形データを記憶した記憶手段を接続し、
   外部の中央処理装置からの指示に応じて前記記憶手段か
   ら波形データを読み出して楽音を発生する音源装置にお
   いて、 前記記憶手段から波形データを読み出す読み出しアドレ
   スを生成するとともに、前記記憶手段のテストモードが
   指示されているときは、該読み出しアドレスとしてテス
   ト対象領域のアドレスを順次発生するアドレス発生手段
   と、 読み出した波形データを累算するとともに、前記記憶手
   段のテストモードが指示されているときは、テスト対象
   領域から順次読み出した波形データを累算して累算値を
   算出する累算手段と、 前記累算手段で算出した累算値を外部の中央処理装置に
   送出する送出手段とを備えたことを特徴とする音源装
   置。
3. 【請求項３】 当該音源装置は、複数チャンネル時分割動
   作するものであり、 前記アドレス発生手段は、テストモードにおいて、全チ
   ャンネルを用いて波形データの読み出しを行うものであ
   ることを特徴とする請求項１乃至２記載の音源装置。
4. 【請求項４】 当該音源装置は、複数チャンネル時分割動
   作するものであって、各チャンネルは波形補間するため
   の複数のタイムスロットを有しており、 前記アドレス発生手段は、テストモードにおいて、全チ
   ャンネルの全タイムスロットを用いて波形データの読み
   出しを行うものであることを特徴とする請求項１乃至２
   記載の音源装置。