JP3895235B2

JP3895235B2 - クロック生成方法及び回路並びにａ／ｄ変換方法及び装置

Info

Publication number: JP3895235B2
Application number: JP2002239537A
Authority: JP
Inventors: 純寺田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2002-08-20
Filing date: 2002-08-20
Publication date: 2007-03-22
Anticipated expiration: 2022-08-20
Also published as: JP2004080510A

Description

【０００１】
【発明の属する技術分野】
本発明は、Ａ／Ｄ変換用のクロック生成方法及びクロック生成回路、並びにＡ／Ｄ変換方法及びＡ／Ｄ変換装置に関するものである。
【０００２】
【従来の技術】
音声や画像等をデジタル処理する場合には、アナログ信号である音声や画像の信号をＡ／Ｄ変換器によってデジタル化することが行われる。このとき、Ａ／Ｄ変換器に必要な分解能（精度）は、一般に用途ごとに決まっている。例えば、電話品質程度では、一般では８ビットの分解能が必要であるが、オーディオ用メディアとして汎用的に用いられているコンパクトディスク用Ａ／Ｄ変換器やＤ／Ａ変換器は１６ビットの分解能が必要である。一方、サンプリング周波数は、一般にその信号がもつ帯域で決定され、変換精度と同様に用途ごとに必要な周波数が決まっている。電話のサンプリング周波数は８ＫＨｚ、コンパクトディスクのサンプリング周波数は４４．１ＫＨｚである。このように、Ａ／Ｄ変換器の変換精度とサンプリング周波数は、一般にＡ／Ｄ変換される信号や目的によって決定され、一定の変換精度、一定のサンプリング周波数でＡ／Ｄ変換される。
【０００３】
【発明が解決しようとする課題】
しかしながら、異なる変換精度を必要とする信号や異なるサンプリング周波数を必要とする信号をＡ／Ｄ変換する場合は、信号に応じて個別にＡ／Ｄ変換器を用意する必要があった。また、携帯端末など、端末の低電力化が求められる場合、複数の信号のＡ／Ｄ変換を１つのＡ／Ｄ変換器で行うことが行われるが、この場合は、最も高いサンプリング周波数を必要とする信号に合わせてサンプリング周波数を決定し、最も高い精度のＡ／Ｄ変換を必要とする信号に合わせて精度を決定しなければならない。しかし、このようなＡ／Ｄ変換器は、低い精度で良い信号や低いサンプリング周波数で良い信号に対しては、オーバースペックとなり、低消費電力化が困難であった。
【０００４】
本発明の目的は、Ａ／Ｄ変換に際して、扱う信号に応じてＡ／Ｄ変換精度やサンプリング周波数を容易に変更可能にして、小型化、低消費電力化、低価格化を実現することである。
【０００５】
【課題を解決するための手段】
請求項１にかかる発明は、サイクリック型のＡ／Ｄ変換用のサンプリング周期を決める第１クロック、および分解能を決める第２、第３のクロックを生成するクロック生成方法であって、(1)．ステータスレジスタが状態０のとき第１クロックのパルスを１個出力し、且つ該ステータスレジスタを状態１にする、(2)．前記ステータスレジスタが状態１になると、第１カウンタの値を１ずつ減算させ、該減算毎に第２クロックのパルスを１個ずつ出力し、且つ該第２クロックのパルスより所定時間遅延した第３クロックのパルスを１個ずつ出力する、(3)．前記減算により前記第１カウンタの値が「０」になると、前記第１カウンタに初期値Ｘをセットし、且つ前記ステータスレジスタを状態２にし、且つ第２カウンタの値を１ずつ減算させる、(4)．前記減算により前記第２カウンタの値が「０」になると、前記第２カウンタに初期値Ｙをセットし、且つ前記ステータスレジスタを状態０にする、(5)．前記(1)〜(4)の処理を繰り返し、かつ前記初期値Ｘ又は前記初期値Ｙの少なくとも一方を外部から入力させる、ことを特徴とするクロック生成方法とした。
【０００６】
請求項２にかかる発明は、(1)．入力信号を前記請求項１に記載の第１クロックのパルスによりサンプリングし、該サンプリングされた信号を前記請求項１に記載の第３クロックのパルスのタイミングで基準信号と比較し、該比較結果を１ビット目のＡ／Ｄ変換データとして出力する、(2)．前記基準信号との比較対象とされた信号を２倍した値を前記請求項１に記載の第２クロックのパルスでサンプリングしたものから、前記１ビット目のＡ／Ｄ変換結果に応じた値を前記請求項１に記載の第２クロックのパルスでサンプリングしたものを減算し、該減算結果を前記請求項１に記載の第３クロックのパルスのタイミングで基準信号と比較して比較結果を２ビット目のＡ／Ｄ変換データとして出力する、(3)．(2)の処理を請求項１に記載の初期値Ｘ−１の回数だけ繰り返す、ことを特徴とするＡ／Ｄ変換方法とした。
【０００７】
請求項３にかかる発明は、サイクリック型のＡ／Ｄ変換用のサンプリング周期を決める第１クロック、および分解能を決める第２、第３のクロックを生成するクロック生成回路であって、第１カウンタと、該第１カウンタの値が「０」か否かを判定する第１カウンタ判定手段と、該第１カウンタ判定手段が「０」と判定したとき前記第１カウンタに初期値Ｘを設定する第１カウンタ設定手段と、第２カウンタと、該第２カウンタの値が「０」か否かを判定する第２カウンタ判定手段と、該第２カウンタ判定手段が「０」と判定したとき前記第２カウンタに初期値Ｙを設定する第２カウンタ設定手段と、自身が状態０のとき状態１に変化し、状態１で且つ前記第１カウンタ判定手段が「０」を判定したとき状態２に変化し、状態２で且つ前記第２カウンタ判定手段が「０」を判定してたとき状態０に変化するステータスレジスタと、該ステータスレジスタが状態０のとき第１クロックのパルスを１個出力する第１パルス出力手段と、前記ステータスレジスタが状態１のとき前記第１カウンタの減算を行う第１カウンタ減算手段と、前記ステータスレジスタが状態１のとき前記第１カウンタの減算回数だけ第２クロックのパルスを出力する第２パルス出力手段と、該第２パルス出力手段から出力するパルスを遅延した第３クロックのパルスを出力する第３パルス出力手段と、前記ステータスレジスタが状態２のとき前記第２カウンタの減算を行う第２カウンタ減算手段とを具備し、前記初期値Ｘ又は前記初期値Ｙの少なくとも一方が外部から入力される、ことを特徴とするクロック生成回路とした。
【０００８】
請求項４にかかる発明は、入力信号を前記請求項３に記載の第１クロックのパルスでサンプリングする第１スイッチと、信号を前記請求項３に記載の第２クロックのパルスでサンプリングする第２および第３スイッチと、前記請求項３に記載の第３クロックのパルスにより入力信号を基準信号と比較する比較器と、該比較器の出力信号を格納するシフトレジスタと、該比較器の出力信号に応じた値を切り替えて前記第３スイッチに入力させるセレクタと、前記比較器に入力する信号を２倍して前記第２スイッチに入力させる２倍乗算器と、前記第１クロックのパルスにより前記第１スイッチでサンプリングされた信号を前記比較器に入力させ、且つ前記第２クロックのパルスにより第２スイッチでサンプリングされた信号から前記第２クロックのパルスにより前記第３スイッチにサンプリングされた信号を減算して前記比較器に入力させる減算器と、を具備することを特徴とするＡ／Ｄ変換装置とした。
【０００９】
【発明の実施の形態】
まず、Ａ／Ｄ変換器として、図２に示すサイクリック型のＡ／Ｄ変換器１０について説明する。図２において、１１はＦＳ／２を中心としてＦＳと０の間（ＦＳはフルスケール、例えばＶｄｄ)で変化するアナログ信号が入力する信号入力端子、１２はクロックφ１で動作するサンプルホールド回路としての第１スイッチ、１３、１４はクロックφ２で動作するサンプルホールド回路としての第２，第３スイッチ、１５は２倍乗算器、１６は減算器、１７は減算器１６の出力信号をクロックφ３のタイミングで基準信号（ＦＳ／２）と比較し、基準信号より高ければ「１」、低ければ「０」の信号Ｙを出力する比較器、１８はその信号Ｙが「１」のときはＦＳ／２を、「０」のときは０を選択するセレクタ、１９は比較器１７の比較結果の信号Ｙを格納するシフトレジスタ、２０は信号出力端子である。なお、上記第１〜第３のスイッチ１２〜１４は、印加されるクロック信号の立ち上がりでサンプルし、クロック信号がhigh期間中はサンプルした信号レベルを出力し、クロック信号がlow期間中はハイインピーダンスを出力するよう動作する。
【００１０】
図１はこのＡ／Ｄ変換器１０の動作のタイミングチャートである。まずスイッチ１２において、クロックφ１の立ち上がりにより入力端子１１の入力信号をサンプリングし、ホールドする。このホールドされた信号はそのまま減算器１６を経由して比較器１７に入力する。この比較器１７では、クロックφ３の立ち上がりで基準信号と比較し、減算器１６の出力信号が基準信号より高いときは信号Ｙは「１」、低いときは「０」となり、１ビット目のＡ／Ｄ変換が行われる。そして、そのデータがＭＳＢとしてシフトレジスタ１９に格納される。この結果によりセレクタ１８が切り替わる。なお、クロックφ３より前にクロックφ２が立ち上がっているが、クロックφ１の直後はセレクタ１８は０を選択しており、このときのスイッチ１４のホールド値（０）は回路に影響を与えない。
【００１１】
次にスイッチ１３において、クロックφ２の立ち上がりにより減算器１６の出力側に現れていた信号が乗算器１５で２倍にされてホールドされ、前記スイッチ１２でホールドされていた信号に代わって減算器１６に入力する。また、このときスイッチ１４においても、クロックφ２の立ち上がりによりセレクタ１８で選択された信号がホールドされ減算器１６に入力する。そして、次のクロックφ３によって、前回の信号Ｙが「１」のときは前回の比較器１７への入力信号の２倍の信号からＦＳ／２が差し引かれた信号が比較器１７で比較され、「０」とのきは２倍の信号がそのまま比較器１７で比較され、これが２ビット目のＡ／Ｄ変換のデータとしてシフトレジスタ１９に格納される。
【００１２】
次も同様な動作が繰り返され、３ビット目のＡ／Ｄ変換のデータがシフトレジスタ１９に格納される。
【００１３】
以上において、クロックφ２とφ３の繰り返し回数Ｘを増すことでＡ／Ｄ変換の精度が高くなり、その繰り返しの回数ＸがＡ／Ｄ変換器１０の分解能となる。また、入力信号をサンプリングするクロックφ１の立ち下がりから次のクロックφ１の立ち下がりまでの時間がＡ／Ｄ変換器１０のサンプリング期間Ｓとなる。さらに、最後のビット目のＡ／Ｄ変換からクロックφ１の立ち上がりまでの期間は、何もしないスリープ期間ＳＰとなる。
【００１４】
［Ａ／Ｄ変換装置の実施形態１］
図３はＡ／Ｄ変換装置の実施形態１を示す図であり、前記したＡ／Ｄ変換器１０とクロックφ１，φ２，φ３を生成するクロック生成回路３０Ａからなる。
【００１５】
このクロック生成回路３０Ａは、図４に示すように構成されている。５１は第１カウンタ初期値入力端子、３１は第１カウンタ設定手段、３２は第１カウンタ、３３は第１カウンタ減算手段、３４は第１カウンタ判定手段である。第１カウンタ３２は、第１カウンタ判定手段３４の出力が「０」のとき第１カウンタ初期値入力端子５１に入力した初期値Ｘが第１カウンタ設定手段３１から入力し設定される。第１カウンタ３２のカウント値は、第１カウンタ減算手段３３がイネーブルのとき、その第１カウンタ減算手段３３によって１ずつ減算される。第１カウンタ判定手段３４は、第１カウンタ３２のカウンタ値が「０」か否かを判定し、「０」のとき出力「０」を出す。
【００１６】
また、３５は固定の初期値Ｙが格納された第２カウンタ設定手段、３６は第２カウンタ、３７は第２カウンタ減算手段、３８は第２カウンタ判定手段である。第２カウンタ３６は、第２カウンタ判定手段３８の出力が「０」のとき第２カウンタ設定手段３５に格納された初期値Ｙが入力し設定される。第２カウンタ３６のカウント値は、第２カウンタ減算手段３７がイネーブルのとき、その第２カウンタ減算手段３７によって１ずつ減算される。第２カウンタ判定手段３８は、第２カウンタ３６のカウンタ値が「０」か否かを判定し、「０」のとき出力「０」を出す。
【００１７】
３９はステータスレジスタであり、状態０のとき状態１に変化させ、また状態１で且つ第１カウンタ判定手段３４の出力が「０」のとき状態２に変化させ、さらに状態２で且つ第２カウンタ判定手段３８の出力が「０」のときその状態０に変化させる。
【００１８】
４０はステータスレジスタ３９が状態０のときクロックφ１のパルスを出力する第１パルス出力手段、４１はステータスレジスタ３９が状態１のときクロックφ２のパルスを定期的に出力する第２パルス出力手段、４２はこの第２パルス出力手段４１から出力するクロックφ２のパルスをそのパルス幅の1/2だけ遅延したクロックφ３のパルスを発生する第３パルス出力手段である。
【００１９】
さて、第１カウンタ初期値入力端子５１に入力した初期値Ｘが例えば「３」であり、第２カウンタ設定手段３５に固定の「２」の初期値Ｙが設定されているとする。初期状態では第１カウンタ判定手段３４の出力が「０」であるので、第１カウンタ設定手段３１が入力端子５１の初期値Ｘ＝「３」を第１カウンタ３２にセットする。また、初期状態で第２カウンタ判定手段３８の出力も「０」であるので、第２カウンタ設定手段３５が初期値Ｙ＝「２」を第２カウンタ３６にセットする。
【００２０】
ステータスレジスタ３９は初期状態では状態０であり、そのとき第１パスル発生手段４０によってクロックφ１のパルスが１個出力する。この後、ステータスレジスタ３９は状態０→状態１に変化し、これにより第２パルス出力手段４１が動作を開始しクロックφ２を発生する。さらに第３パルス出力手段４２からクロックφ３が発生する。
【００２１】
また、ステータスレジスタ３９が状態１であることによって、第１カウンタ減算手段３３がイネーブルとなり、第１カウンタ３２を１個ずつ定期的に減算させる。この間、第２パルス出力手段４１、第３パルス出力手段４２はクロックφ２、φ３を第１カウンタ３２の減算周期と同一周期で出し続ける。
【００２２】
そして、第１カウンタ３２のカウント値が減算の結果「０」になると、第１カウンタ判定手段３４がそれを判定し、第１カウンタ設定手段３１によって第１カウンタ３２に初期値Ｘ＝「３」が再度設定されると共に、ステータスレジスタ３９が状態１→状態２に変化する。この結果、第１カウンタ減算手段３３は動作を停止し、また第２パルス出力手段４１のクロックφ２、第３パルス出力手段４２のクロックφ３は、３個のパルスが出た後に停止する。
【００２３】
上記のように、ステータスレジスタ３９が状態２になると、今度は第２カウンタ減算手段３７がイネーブルとなって第２カウンタ３６の減算が開始される。これにより第２カウンタ３６の値が「２」→「１」→「０」になると、第２カウンタ判定手段３９がその「０」を判定する。よって、ステータスレジスタ３９が状態２→状態０に変化する。
【００２４】
これにより、再度第１パルス出力手段４０からクロックφ１の１個のパルスが発生し、同時にステータスレジスタ３９が状態０→状態１に変化し、第１カウンタ減算手段３３が動作して、上記と同じ動作が繰り返される。
【００２５】
以上のように、第１カウンタ初期値入力端子５１に入力した初期値Ｘに応じて図１のクロックφ２，φ３のパルス数が決定され、Ａ／Ｄ変換の分解能が決まる。また、第２カウンタ設定手段３５に予め格納した初期値Ｙによって、図１のスリープ期間ＳＰが決定される。よって、クロックφ１の周期、つまりサンプリング周期は第１カウンタ初期値入力端子５１に入力した初期値Ｘと第２カウンタ設定手段３５に予め格納した初期値Ｙの合計値によって決められることになる。
【００２６】
［Ａ／Ｄ変換装置の実施形態２］
図５はＡ／Ｄ変換装置の実施形態２を示す図であり、前記したＡ／Ｄ変換器１０とクロックφ１，φ２，φ３を生成するクロック生成回路３０Ｂからなる。
【００２７】
このクロック生成回路３０Ｂは、図６に示すように構成されている。この図６において図４におけるものと同一のもには同一の符号を付けた。この図６の構成が図４の構成と異なるところは、第１カウンタ設定手段３１に固定の初期値Ｘを予め格納しておき、第２カウンタ設定手段３５に任意の初期値Ｙを外部入力するための第２カウンタ初期値入力端子５２を設けた点である。
【００２８】
したがって、本実施形態では、クロックφ２，φ３のパルス数、つまりＡ／Ｄ変換の分解能は固定値となるが、スリープ期間ＳＰを外部から任意の値に設定することができる。よって、クロックφ１の周期であるサンプリング周期をスリープ期間ＳＰの変化により任意に変化させる構成となる。
【００２９】
［Ａ／Ｄ変換装置の実施形態３］
図７はＡ／Ｄ変換装置の実施形態３を示す図であり、前記したＡ／Ｄ変換器１０とクロックφ１，φ２，φ３を生成するクロック生成回路３０Ｃからなる。
【００３０】
このクロック生成回路３０Ｃは、図８に示すように構成されている。この図８において図４におけるものと同一のもには同一の符号を付けた。この図８は、図４と図６の構成を合体させたものであり、第１カウンタ設定手段３１に任意の初期値Ｘを外部入力するための第１カウンタ初期値入力端子５１を設け、第２カウンタ設定手段３５に任意の初期値Ｙを外部入力するための第２カウンタ初期値入力端子５２を設けたものである。
【００３１】
したがって、本実施形態では、クロックφ２，φ３のパルス数、つまりＡ／Ｄ変換の分解能を外部から任意に設定し、且つスリープ期間ＳＰも外部から任意に設定することができる。よって、分解能およびサンプリング周波数の両者を外部から任意に設定可能となる。
【００３２】
【発明の効果】
以上から本発明によれば、Ａ／Ｄ変換の分解能を決める第２、第３クロックのパルス数を任意に設定したり、サンプリング周波数を決める第１クロックのパルス周期を任意に設定でき、使用目的に応じたＡ／Ｄ変換を行うことができる。このため、Ａ／Ｄ変換装置の小型化、低消費電力化、低価格化等を同時に実現できる利点がある。
【図面の簡単な説明】
【図１】本発明のＡ／Ｄ変換のタイミングチャートである。
【図２】サイクリック型Ａ／Ｄ変換器のブロック図である。
【図３】Ａ／Ｄ変換装置の実施形態１のブロック図である。
【図４】図３のクロック生成回路の詳細ブロック図である。
【図５】Ａ／Ｄ変換装置の実施形態２のブロック図である。
【図６】図５のクロック生成回路の詳細ブロック図である。
【図７】Ａ／Ｄ変換装置の実施形態３のブロック図である。
【図８】図７のクロック生成回路の詳細ブロック図である。
【符号の説明】
１０：Ａ／Ｄ変換器、１１：信号入力端子、１２：第１スイッチ、１３：第２スイッチ、１４：第３スイッチ、１５：２倍乗算器、１６：減算器、１７：比較器、１８：セレクタ、１９：シフトレジスタ、２０：信号出力端子
３０Ａ，３０Ｂ，３０Ｃ：クロック生成回路、３１：第１カウンタ設定手段、３２：第１カウンタ、３３：第１カウンタ減算手段、３４：第１カウンタ判定手段、３５：第２カウンタ設定手段、３６：第２カウンタ、３７：第２カウンタ減算手段、３８：第２カウンタ判定手段、３９：ステータスレジスタ、４０：第１パルス出力手段、４１：第２パルス出力手段、４２：第３パルス出力手段
５１：第１カウンタ初期値入力端子、５２：第２カウンタ初期値入力端子

Claims

サイクリック型のＡ／Ｄ変換用のサンプリング周期を決める第１クロック、および分解能を決める第２、第３のクロックを生成するクロック生成方法であって、
(1)．ステータスレジスタが状態０のとき第１クロックのパルスを１個出力し、且つ該ステータスレジスタを状態１にする、
(2)．前記ステータスレジスタが状態１になると、第１カウンタの値を１ずつ減算させ、該減算毎に第２クロックのパルスを１個ずつ出力し、且つ該第２クロックのパルスより所定時間遅延した第３クロックのパルスを１個ずつ出力する、
(3)．前記減算により前記第１カウンタの値が「０」になると、前記第１カウンタに初期値Ｘをセットし、且つ前記ステータスレジスタを状態２にし、且つ第２カウンタの値を１ずつ減算させる、
(4)．前記減算により前記第２カウンタの値が「０」になると、前記第２カウンタに初期値Ｙをセットし、且つ前記ステータスレジスタを状態０にする、
(5)．前記(1)〜(4)の処理を繰り返し、
かつ前記初期値Ｘ又は前記初期値Ｙの少なくとも一方を外部から入力させる、
ことを特徴とするクロック生成方法。
(1)．入力信号を前記請求項１に記載の第１クロックのパルスによりサンプリングし、該サンプリングされた信号を前記請求項１に記載の第３クロックのパルスのタイミングで基準信号と比較し、該比較結果を１ビット目のＡ／Ｄ変換データとして出力する、
(2)．前記基準信号との比較対象とされた信号を２倍した値を前記請求項１に記載の第２クロックのパルスでサンプリングしたものから、前記１ビット目のＡ／Ｄ変換結果に応じた値を前記請求項１に記載の第２クロックのパルスでサンプリングしたものを減算し、該減算結果を前記請求項１に記載の第３クロックのパルスのタイミングで基準信号と比較して比較結果を２ビット目のＡ／Ｄ変換データとして出力する、
(3)．(2)の処理を請求項１に記載の初期値Ｘ−１の回数だけ繰り返す、
ことを特徴とするＡ／Ｄ変換方法。
サイクリック型のＡ／Ｄ変換用のサンプリング周期を決める第１クロック、および分解能を決める第２、第３のクロックを生成するクロック生成回路であって、
第１カウンタと、
該第１カウンタの値が「０」か否かを判定する第１カウンタ判定手段と、
該第１カウンタ判定手段が「０」と判定したとき前記第１カウンタに初期値Ｘを設定する第１カウンタ設定手段と、
第２カウンタと、
該第２カウンタの値が「０」か否かを判定する第２カウンタ判定手段と、
該第２カウンタ判定手段が「０」と判定したとき前記第２カウンタに初期値Ｙを設定する第２カウンタ設定手段と、
自身が状態０のとき状態１に変化し、状態１で且つ前記第１カウンタ判定手段が「０」を判定したとき状態２に変化し、状態２で且つ前記第２カウンタ判定手段が「０」を判定してたとき状態０に変化するステータスレジスタと、
該ステータスレジスタが状態０のとき第１クロックのパルスを１個出力する第１パルス出力手段と、
前記ステータスレジスタが状態１のとき前記第１カウンタの減算を行う第１カウンタ減算手段と、
前記ステータスレジスタが状態１のとき前記第１カウンタの減算回数だけ第２クロックのパルスを出力する第２パルス出力手段と、
該第２パルス出力手段から出力するパルスを遅延した第３クロックのパルスを出力する第３パルス出力手段と、
前記ステータスレジスタが状態２のとき前記第２カウンタの減算を行う第２カウンタ減算手段とを具備し、
前記初期値Ｘ又は前記初期値Ｙの少なくとも一方が外部から入力される、
ことを特徴とするクロック生成回路。
入力信号を前記請求項３に記載の第１クロックのパルスでサンプリングする第１スイッチと、
信号を前記請求項３に記載の第２クロックのパルスでサンプリングする第２および第３スイッチと、
前記請求項３に記載の第３クロックのパルスにより入力信号を基準信号と比較する比較器と、
該比較器の出力信号を格納するシフトレジスタと、
該比較器の出力信号に応じた値を切り替えて前記第３スイッチに入力させるセレクタと、
前記比較器に入力する信号を２倍して前記第２スイッチに入力させる２倍乗算器と、
前記第１クロックのパルスにより前記第１スイッチでサンプリングされた信号を前記比較器に入力させ、且つ前記第２クロックのパルスにより第２スイッチでサンプリングされた信号から前記第２クロックのパルスにより前記第３スイッチにサンプリングされた信号を減算して前記比較器に入力させる減算器と、
を具備することを特徴とするＡ／Ｄ変換装置。