JPH05273246A - 波形のロール表示装置 - Google Patents
波形のロール表示装置Info
- Publication number
- JPH05273246A JPH05273246A JP7141992A JP7141992A JPH05273246A JP H05273246 A JPH05273246 A JP H05273246A JP 7141992 A JP7141992 A JP 7141992A JP 7141992 A JP7141992 A JP 7141992A JP H05273246 A JPH05273246 A JP H05273246A
- Authority
- JP
- Japan
- Prior art keywords
- reg1
- waveform
- data
- address generation
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】波形のロール表示において過去のデータが変化
したように見える現象を防止する。 【構成】波形メモリからデータを取り込むアドレスを発
生する取り込みアドレス発生カウンタと、実際にデータ
を読み出すアドレスを発生する読み出しアドレス発生カ
ウンタと、フレーム周期（ｎ−１）番目の補正後のアド
レス、（ｎ）番目のフレームの表示処理直前のアドレ
ス、圧縮率、表示全データ数を基に、１フレーム内に取
り込んだデータ数を求め、圧縮率で正規化して読み出し
アドレス発生カウンタにロードするスタート点のアドレ
スを求める演算部と、取り込みアドレス発生カウンタと
読み出しアドレス発生カウンタの各出力を時分割に切り
換え波形メモリに与えるスイッチを備える。
したように見える現象を防止する。 【構成】波形メモリからデータを取り込むアドレスを発
生する取り込みアドレス発生カウンタと、実際にデータ
を読み出すアドレスを発生する読み出しアドレス発生カ
ウンタと、フレーム周期（ｎ−１）番目の補正後のアド
レス、（ｎ）番目のフレームの表示処理直前のアドレ
ス、圧縮率、表示全データ数を基に、１フレーム内に取
り込んだデータ数を求め、圧縮率で正規化して読み出し
アドレス発生カウンタにロードするスタート点のアドレ
スを求める演算部と、取り込みアドレス発生カウンタと
読み出しアドレス発生カウンタの各出力を時分割に切り
換え波形メモリに与えるスイッチを備える。
Description
【０００１】
【産業上の利用分野】本発明は、デジタルオシロスコー
プにおいて波形メモリに取り込んだ波形データを波形表
示装置（ＣＲＴ表示装置）に表示する際のロール表示に
関し、ＣＲＴ表示装置の分解能以上の時間データを表示
するとき、１フレーム周期ごとに過去の波形データが変
化しないような表示を行なうための改善に関するもので
ある。
プにおいて波形メモリに取り込んだ波形データを波形表
示装置（ＣＲＴ表示装置）に表示する際のロール表示に
関し、ＣＲＴ表示装置の分解能以上の時間データを表示
するとき、１フレーム周期ごとに過去の波形データが変
化しないような表示を行なうための改善に関するもので
ある。
【０００２】
【従来の技術】従来より、アナログ信号を高速でサンプ
リングして波形メモリに順次取り込みながら、取り込ん
だ波形データを読み出してＣＲＴ表示装置に表示するデ
ジタルオシロスコープがある。そしてこのようなデジタ
ルオシロスコープにおいて、ＣＲＴ表示装置の分解能以
上（ここで分解能とはＣＲＴ画面の縦ライン数を意味す
る）の時間データを１フレームで表示することがある。
リングして波形メモリに順次取り込みながら、取り込ん
だ波形データを読み出してＣＲＴ表示装置に表示するデ
ジタルオシロスコープがある。そしてこのようなデジタ
ルオシロスコープにおいて、ＣＲＴ表示装置の分解能以
上（ここで分解能とはＣＲＴ画面の縦ライン数を意味す
る）の時間データを１フレームで表示することがある。
【０００３】
【発明が解決しようとする課題】ところで、ＣＲＴ画面
の分解能以上の時間データを表示する場合、従来のロー
ル表示方式では次のような問題があった。説明を簡潔に
するために、例えば、ＣＲＴ表示装置の縦ライン数が１
００本であって、表示対象の時間データ数が２００個で
ある場合を例にとる。図４の（ａ）に示すようなアナロ
グ入力信号Ｖinをサンプリングし、その時間データ（波
高値ｐ1 ，ｐ2 ，ｐ3 ，ｐ4 ，ｐ5 ，ｐ6 ，・・・ ）を同
図（ｂ）に示すように波形メモリに格納する。ＣＲＴ表
示装置に２００点のデータを１００ラインで表示する場
合には、同図（ｃ）に示すように１ライン当り（同一時
間軸上に）２点づつ波形データを表示することになる。
従来のロール表示においては、フレームが変わるごとに
時間データを任意個数ずらして２００点分を表示するた
め、１フレームに１個ずつ入力される波形の表示波形は
同図（ｃ）から（ｄ）、（ｅ）のように変化する。図か
ら明らかなようにこの場合、（ｄ）の波形は（ｃ）や
（ｅ）とは異なった形のものとなる。すなわち、ロール
表示をすると１フレーム周期ごとに過去のデータが変化
してしまう。 本発明の目的は、波形のロール表示にお
いて過去のデータが変化したように見える現象を防止す
ることのできる波形のロール表示装置を提供することに
ある。
の分解能以上の時間データを表示する場合、従来のロー
ル表示方式では次のような問題があった。説明を簡潔に
するために、例えば、ＣＲＴ表示装置の縦ライン数が１
００本であって、表示対象の時間データ数が２００個で
ある場合を例にとる。図４の（ａ）に示すようなアナロ
グ入力信号Ｖinをサンプリングし、その時間データ（波
高値ｐ1 ，ｐ2 ，ｐ3 ，ｐ4 ，ｐ5 ，ｐ6 ，・・・ ）を同
図（ｂ）に示すように波形メモリに格納する。ＣＲＴ表
示装置に２００点のデータを１００ラインで表示する場
合には、同図（ｃ）に示すように１ライン当り（同一時
間軸上に）２点づつ波形データを表示することになる。
従来のロール表示においては、フレームが変わるごとに
時間データを任意個数ずらして２００点分を表示するた
め、１フレームに１個ずつ入力される波形の表示波形は
同図（ｃ）から（ｄ）、（ｅ）のように変化する。図か
ら明らかなようにこの場合、（ｄ）の波形は（ｃ）や
（ｅ）とは異なった形のものとなる。すなわち、ロール
表示をすると１フレーム周期ごとに過去のデータが変化
してしまう。 本発明の目的は、波形のロール表示にお
いて過去のデータが変化したように見える現象を防止す
ることのできる波形のロール表示装置を提供することに
ある。
【０００４】
【課題を解決するための手段】このような目的を達成す
るために本発明では、有限長のループカウンタであっ
て、前記波形メモリにサンプリングデータを取り込む際
のアドレスを発生する取り込みアドレス発生カウンタ
と、スタート点のロード付きループカウンタであって、
前記波形メモリから波形データを読み出す際のアドレス
を発生する読み出しアドレス発生カウンタと、前記取り
込みアドレス発生カウンタの出力と読み出しアドレス発
生カウンタの出力を時分割に切り換え前記波形メモリに
与えるスイッチと、４つのレジスタＲＥＧ１，ＲＥＧ
２，ＲＥＧ３，ＲＥＧ４を持ち、 レジスタＲＥＧ１には、補正後の任意のフレーム周期
（ｎ−１番目のフレーム周期）での前記取り込みアドレ
ス発生カウンタの出力値ＲＥＧ１（ｎ−１）を保存し、 レジスタＲＥＧ２には、任意のフレーム周期（ｎ番目
のフレーム）での前記取り込みアドレス発生カウンタの
出力値ＲＥＧ２（ｎ）を保存し、 レジスタＲＥＧ３には、前記波形メモリのデータ長を
ＣＲＴ表示装置の分解能で割った値（圧縮率）を保存
し、 レジスタＲＥＧ４には、表示全データ数を保存し、 次に、 ＩＮＴ｛（ＲＥＧ２（ｎ）−ＲＥＧ１（ｎ−１））／ＲＥＧ３｝×ＲＥＧ３ ＋ＲＥＧ１（ｎ−１） を演算し、続いてこの演算値をレジスタＲＥＧ１にＲＥ
Ｇ１（ｎ）としてセットし、その後、前記アドレス発生
カウンタへ与えるスタート点のアドレスとして ＲＥＧ１（ｎ）−ＲＥＧ４ を求める演算部から成るアドレス発生回路を具備したこ
とを特徴とする。
るために本発明では、有限長のループカウンタであっ
て、前記波形メモリにサンプリングデータを取り込む際
のアドレスを発生する取り込みアドレス発生カウンタ
と、スタート点のロード付きループカウンタであって、
前記波形メモリから波形データを読み出す際のアドレス
を発生する読み出しアドレス発生カウンタと、前記取り
込みアドレス発生カウンタの出力と読み出しアドレス発
生カウンタの出力を時分割に切り換え前記波形メモリに
与えるスイッチと、４つのレジスタＲＥＧ１，ＲＥＧ
２，ＲＥＧ３，ＲＥＧ４を持ち、 レジスタＲＥＧ１には、補正後の任意のフレーム周期
（ｎ−１番目のフレーム周期）での前記取り込みアドレ
ス発生カウンタの出力値ＲＥＧ１（ｎ−１）を保存し、 レジスタＲＥＧ２には、任意のフレーム周期（ｎ番目
のフレーム）での前記取り込みアドレス発生カウンタの
出力値ＲＥＧ２（ｎ）を保存し、 レジスタＲＥＧ３には、前記波形メモリのデータ長を
ＣＲＴ表示装置の分解能で割った値（圧縮率）を保存
し、 レジスタＲＥＧ４には、表示全データ数を保存し、 次に、 ＩＮＴ｛（ＲＥＧ２（ｎ）−ＲＥＧ１（ｎ−１））／ＲＥＧ３｝×ＲＥＧ３ ＋ＲＥＧ１（ｎ−１） を演算し、続いてこの演算値をレジスタＲＥＧ１にＲＥ
Ｇ１（ｎ）としてセットし、その後、前記アドレス発生
カウンタへ与えるスタート点のアドレスとして ＲＥＧ１（ｎ）−ＲＥＧ４ を求める演算部から成るアドレス発生回路を具備したこ
とを特徴とする。
【０００５】
【作用】取り込みアドレス発生カウンタと読み出しアド
レス発生カウンタを備えると共に、演算部において、フ
レーム周期（ｎ−１）番目の補正後の取り込みアドレス
発生カウンタの出力アドレス、（ｎ）番目のフレームの
表示処理直前の取り込みアドレス発生カウンタのアドレ
ス、圧縮率、表示全データ数を基に、１フレーム内に取
り込んだデータ数を求め、圧縮率で正規化して読み出し
アドレス発生カウンタにロードする。これにより、表示
データは１ライン（縦ライン）ずつ正確にずれ、１フレ
ームごとに過去のデータが変化しないようにロール表示
される。
レス発生カウンタを備えると共に、演算部において、フ
レーム周期（ｎ−１）番目の補正後の取り込みアドレス
発生カウンタの出力アドレス、（ｎ）番目のフレームの
表示処理直前の取り込みアドレス発生カウンタのアドレ
ス、圧縮率、表示全データ数を基に、１フレーム内に取
り込んだデータ数を求め、圧縮率で正規化して読み出し
アドレス発生カウンタにロードする。これにより、表示
データは１ライン（縦ライン）ずつ正確にずれ、１フレ
ームごとに過去のデータが変化しないようにロール表示
される。
【０００６】
【実施例】以下本発明を詳細に説明する。図１は本発明
に係る波形のロール表示装置の一実施例を示すブロック
構成図である。図において、１はサンプリングクロック
（図示せず）が与えられるごとにアナログ入力信号をデ
ジタル変換するアナログ・デジタル変換器（以下ＡＤ変
換器という）、２は波形メモリ、３はＣＲＴ表示装置で
ある。４は波形メモリ２にＡＤ変換器の出力データを取
り込む際の取り込みアドレスおよび波形メモリ２からデ
ータを読み出す際の読み出しアドレスを発生するアドレ
ス発生回路である。このような構成においては、アナロ
グ入力信号はＡＤ変換器１によりデジタル変換され、そ
の出力は波形メモリ２に順次格納される。波形メモリ２
から読み出された波形データはＣＲＴ表示装置３で表示
される。
に係る波形のロール表示装置の一実施例を示すブロック
構成図である。図において、１はサンプリングクロック
（図示せず）が与えられるごとにアナログ入力信号をデ
ジタル変換するアナログ・デジタル変換器（以下ＡＤ変
換器という）、２は波形メモリ、３はＣＲＴ表示装置で
ある。４は波形メモリ２にＡＤ変換器の出力データを取
り込む際の取り込みアドレスおよび波形メモリ２からデ
ータを読み出す際の読み出しアドレスを発生するアドレ
ス発生回路である。このような構成においては、アナロ
グ入力信号はＡＤ変換器１によりデジタル変換され、そ
の出力は波形メモリ２に順次格納される。波形メモリ２
から読み出された波形データはＣＲＴ表示装置３で表示
される。
【０００７】図２はアドレス発生回路４の詳細を示す構
成図である。図２において、４１はスイッチ、４２は外
部クロック（図示せず）によりカウントアップし、ＡＤ
変換器１の出力を波形メモリ２に取り込む際の取り込み
アドレスを発生する取り込みアドレス発生カウンタであ
る。なお、このアドレス発生カウンタは有限長のループ
カウンタである。４３は波形メモリ２から波形データを
読み出す際のアドレスを発生する読み出しアドレス発生
カウンタであり、クロック（図示せず）を受けるごとに
カウントアップするが、演算部４４より与えられた初期
値（スタート点）からカウントアップが始まるようにな
っている。これはいわゆる、スタート点のロード付きル
ープカウンタである。４４はレジスタ、乗算器、加減算
器、シフタなどの機能を有する演算部で、通常マイクロ
プロセッサが用いられる。なおスイッチ４１は取り込み
アドレス発生カウンタ４２の出力（書き込みアドレス）
と読み出しアドレス発生カウンタ４３の出力（読み出し
アドレス）を時分割に切換え、それを波形メモリ２に与
える。
成図である。図２において、４１はスイッチ、４２は外
部クロック（図示せず）によりカウントアップし、ＡＤ
変換器１の出力を波形メモリ２に取り込む際の取り込み
アドレスを発生する取り込みアドレス発生カウンタであ
る。なお、このアドレス発生カウンタは有限長のループ
カウンタである。４３は波形メモリ２から波形データを
読み出す際のアドレスを発生する読み出しアドレス発生
カウンタであり、クロック（図示せず）を受けるごとに
カウントアップするが、演算部４４より与えられた初期
値（スタート点）からカウントアップが始まるようにな
っている。これはいわゆる、スタート点のロード付きル
ープカウンタである。４４はレジスタ、乗算器、加減算
器、シフタなどの機能を有する演算部で、通常マイクロ
プロセッサが用いられる。なおスイッチ４１は取り込み
アドレス発生カウンタ４２の出力（書き込みアドレス）
と読み出しアドレス発生カウンタ４３の出力（読み出し
アドレス）を時分割に切換え、それを波形メモリ２に与
える。
【０００８】演算部４４について更に詳しく説明する。
レジスタとしては、ＲＥＧ１，ＲＥＧ２，ＲＥＧ３，Ｒ
ＥＧ４の４つのレジスタがある。各レジスタは次のよう
なデータがセットされる。 レジスタＲＥＧ１ 補正後の任意のフレーム周期（ｎ−１番目のフレーム周
期）での取り込みアドレス発生カウンタ４２の出力値が
保存される。これをＲＥＧ１（ｎ−１）と表わす。な
お、フレーム周期とはＣＲＴ表示装置３における１フレ
ームの周期をいう。 レジスタＲＥＧ２ 任意のフレーム周期（ｎ番目のフレーム）での取り込み
アドレス発生カウンタ４２の出力値が保存される。これ
をＲＥＧ２（ｎ）と表わす。 レジスタＲＥＧ３ 波形メモリ２のデータ長をＣＲＴ表示装置３の分解能で
割った値、すなわち圧縮率がセットされている。 レジスタＲＥＧ４ 表示全データ数がセットされている。
レジスタとしては、ＲＥＧ１，ＲＥＧ２，ＲＥＧ３，Ｒ
ＥＧ４の４つのレジスタがある。各レジスタは次のよう
なデータがセットされる。 レジスタＲＥＧ１ 補正後の任意のフレーム周期（ｎ−１番目のフレーム周
期）での取り込みアドレス発生カウンタ４２の出力値が
保存される。これをＲＥＧ１（ｎ−１）と表わす。な
お、フレーム周期とはＣＲＴ表示装置３における１フレ
ームの周期をいう。 レジスタＲＥＧ２ 任意のフレーム周期（ｎ番目のフレーム）での取り込み
アドレス発生カウンタ４２の出力値が保存される。これ
をＲＥＧ２（ｎ）と表わす。 レジスタＲＥＧ３ 波形メモリ２のデータ長をＣＲＴ表示装置３の分解能で
割った値、すなわち圧縮率がセットされている。 レジスタＲＥＧ４ 表示全データ数がセットされている。
【０００９】演算部４４では１フレーム内に取り込んだ
データ数を求め、レジスタＲＥＧ３の圧縮率で正規化し
て読み出しアドレス発生カウンタ４３にロードする。す
なわち、次の演算を行なう。 ＩＮＴ｛（ＲＥＧ２（ｎ）−ＲＥＧ１（ｎ−１））／ＲＥＧ３｝×ＲＥＧ３ ＋ＲＥＧ１（ｎ−１） ただし、記号"／"は除算、"ＩＮＴ"は｛｝内の演算値の
整数部分をとることを表わす。続いて、この演算値をレ
ジスタＲＥＧ１にＲＥＧ１（ｎ）としてセットする。そ
の後、 ＲＥＧ１（ｎ）−ＲＥＧ４ を求め、この値（読み出しアドレスの初期値ＳＡ）を読
み出しカウンタ４３にロードする。
データ数を求め、レジスタＲＥＧ３の圧縮率で正規化し
て読み出しアドレス発生カウンタ４３にロードする。す
なわち、次の演算を行なう。 ＩＮＴ｛（ＲＥＧ２（ｎ）−ＲＥＧ１（ｎ−１））／ＲＥＧ３｝×ＲＥＧ３ ＋ＲＥＧ１（ｎ−１） ただし、記号"／"は除算、"ＩＮＴ"は｛｝内の演算値の
整数部分をとることを表わす。続いて、この演算値をレ
ジスタＲＥＧ１にＲＥＧ１（ｎ）としてセットする。そ
の後、 ＲＥＧ１（ｎ）−ＲＥＧ４ を求め、この値（読み出しアドレスの初期値ＳＡ）を読
み出しカウンタ４３にロードする。
【００１０】このような構成における動作を図３のタイ
ムチャートを参照して次に説明する。波形メモリ２への
データの書き込みの際は、スイッチ４１を書き込みカウ
ンタ４２側に接続してカウンタ４２の出力（書き込みア
ドレス）を波形メモリ２に与える。以下の説明は読み出
しアドレス発生の際の動作である。 演算部４４のレジスタＲＥＧ３とＲＥＧ４にはあらか
じめデータをロード（セット）しておく。このロードは
以下の動作を行なう前であればどのタイミングであって
もよい。 レジスタＲＥＧ２に現在のフレームでの取り込みアド
レス発生カウンタ４２のアドレスをセットする。 演算部４４で読み出しアドレス（スタート点のアドレ
ス）ＳＡの計算を行なう。すなわち、 ＩＮＴ｛（ＲＥＧ２（ｎ）−ＲＥＧ１（ｎ−１））／ＲＥＧ３｝×ＲＥＧ３ ＋ＲＥＧ１（ｎ−１） を行い、これをＲＥＧ１（ｎ）として、 読み出しアドレス＝｛ＲＥＧ１（ｎ）−ＲＥＧ４｝ を求める。 上記で求めた読み出しアドレスを読み出しカウンタ
４３にロード（セット）する。 読み出しアドレス発生カウンタ４３をスタートする
（ロードされた値を初期値としてクロックを受けるごと
にカウントアップする）。
ムチャートを参照して次に説明する。波形メモリ２への
データの書き込みの際は、スイッチ４１を書き込みカウ
ンタ４２側に接続してカウンタ４２の出力（書き込みア
ドレス）を波形メモリ２に与える。以下の説明は読み出
しアドレス発生の際の動作である。 演算部４４のレジスタＲＥＧ３とＲＥＧ４にはあらか
じめデータをロード（セット）しておく。このロードは
以下の動作を行なう前であればどのタイミングであって
もよい。 レジスタＲＥＧ２に現在のフレームでの取り込みアド
レス発生カウンタ４２のアドレスをセットする。 演算部４４で読み出しアドレス（スタート点のアドレ
ス）ＳＡの計算を行なう。すなわち、 ＩＮＴ｛（ＲＥＧ２（ｎ）−ＲＥＧ１（ｎ−１））／ＲＥＧ３｝×ＲＥＧ３ ＋ＲＥＧ１（ｎ−１） を行い、これをＲＥＧ１（ｎ）として、 読み出しアドレス＝｛ＲＥＧ１（ｎ）−ＲＥＧ４｝ を求める。 上記で求めた読み出しアドレスを読み出しカウンタ
４３にロード（セット）する。 読み出しアドレス発生カウンタ４３をスタートする
（ロードされた値を初期値としてクロックを受けるごと
にカウントアップする）。
【００１１】以上のような動作により、１フレーム周期
ごとに過去のデータが変化しないようにロール表示する
ことができる。例えば、図４の例に従えば、 ＲＥＧ３＝２ −−−圧縮率 ＲＥＧ４＝２００ −−−表示全データ数 であり、
ごとに過去のデータが変化しないようにロール表示する
ことができる。例えば、図４の例に従えば、 ＲＥＧ３＝２ −−−圧縮率 ＲＥＧ４＝２００ −−−表示全データ数 であり、
【００１２】最初のフレームで、 ＲＥＧ１（ｎ−１）＝２００ −−−補正後のフレーム
周期（ｎ−１）でのカウンタ４２の出力 ＲＥＧ２（ｎ）＝２０１ −−−フレーム周期
（ｎ）でのカウンタ４２の出力 とすると、 ＩＮＴ｛（ＲＥＧ２（ｎ）−ＲＥＧ１（ｎ−１））／ＲＥＧ３｝×ＲＥＧ３ ＋ＲＥＧ１（ｎ−１） ＝ＩＮＴ｛（２０１−２００）／２｝×２＋２００＝２００ となり、 読み出しアドレスＳＡは、 ＳＡ＝２００−２００＝０ となる。
周期（ｎ−１）でのカウンタ４２の出力 ＲＥＧ２（ｎ）＝２０１ −−−フレーム周期
（ｎ）でのカウンタ４２の出力 とすると、 ＩＮＴ｛（ＲＥＧ２（ｎ）−ＲＥＧ１（ｎ−１））／ＲＥＧ３｝×ＲＥＧ３ ＋ＲＥＧ１（ｎ−１） ＝ＩＮＴ｛（２０１−２００）／２｝×２＋２００＝２００ となり、 読み出しアドレスＳＡは、 ＳＡ＝２００−２００＝０ となる。
【００１３】次のフレームでは、前回の演算により ＲＥＧ１（ｎ−１）＝２００ であり、そして、 ＲＥＧ２（ｎ）＝２０２ とすると、 ＩＮＴ｛（ＲＥＧ２（ｎ）−ＲＥＧ１（ｎ−１））／ＲＥＧ３｝×ＲＥＧ３ ＋ＲＥＧ１（ｎ−１） ＝ＩＮＴ｛（２０２−２００）／２｝×２＋２００＝２０２ したがって、読み出しアドレスＳＡ＝２０２−２００＝
２
２
【００１４】更に次のフレームでは、前回の演算によ
り ＲＥＧ１（ｎ−１）＝２０２ であり、そして ＲＥＧ２（ｎ）＝２０３ とすると、 ＩＮＴ｛（ＲＥＧ２（ｎ）−ＲＥＧ１（ｎ−１））／ＲＥＧ３｝×ＲＥＧ３ ＋ＲＥＧ１（ｎ−１） ＝ＩＮＴ｛（２０３−２０２）／２｝×２＋２０２＝２０２ 読み出しアドレスＳＡ＝２０２−２００＝２
り ＲＥＧ１（ｎ−１）＝２０２ であり、そして ＲＥＧ２（ｎ）＝２０３ とすると、 ＩＮＴ｛（ＲＥＧ２（ｎ）−ＲＥＧ１（ｎ−１））／ＲＥＧ３｝×ＲＥＧ３ ＋ＲＥＧ１（ｎ−１） ＝ＩＮＴ｛（２０３−２０２）／２｝×２＋２０２＝２０２ 読み出しアドレスＳＡ＝２０２−２００＝２
【００１５】更に次のフレームでは、前回の演算によ
り ＲＥＧ１（ｎ−１）＝２０２ であり、そして ＲＥＧ２（ｎ）＝２０４ とすると、 ＩＮＴ｛（ＲＥＧ２（ｎ）−ＲＥＧ１（ｎ−１））／ＲＥＧ３｝×ＲＥＧ３ ＋ＲＥＧ１（ｎ−１） ＝ＩＮＴ｛（２０４−２０２）／２｝×２＋２０２＝２０４ 読み出しアドレスＳＡ＝２０４−２００＝４
り ＲＥＧ１（ｎ−１）＝２０２ であり、そして ＲＥＧ２（ｎ）＝２０４ とすると、 ＩＮＴ｛（ＲＥＧ２（ｎ）−ＲＥＧ１（ｎ−１））／ＲＥＧ３｝×ＲＥＧ３ ＋ＲＥＧ１（ｎ−１） ＝ＩＮＴ｛（２０４−２０２）／２｝×２＋２０２＝２０４ 読み出しアドレスＳＡ＝２０４−２００＝４
【００１６】更に次のフレームでは、前回の演算によ
り ＲＥＧ１（ｎ−１）＝２０４ であり、そして ＲＥＧ２（ｎ）＝２０５ とすると、 ＩＮＴ｛（ＲＥＧ２（ｎ）−ＲＥＧ１（ｎ−１））／ＲＥＧ３｝×ＲＥＧ３ ＋ＲＥＧ１（ｎ−１） ＝ＩＮＴ｛（２０５−２０４）／２｝×２＋２０４＝２０４ 読み出しアドレスＳＡ＝２０４−２００＝４
り ＲＥＧ１（ｎ−１）＝２０４ であり、そして ＲＥＧ２（ｎ）＝２０５ とすると、 ＩＮＴ｛（ＲＥＧ２（ｎ）−ＲＥＧ１（ｎ−１））／ＲＥＧ３｝×ＲＥＧ３ ＋ＲＥＧ１（ｎ−１） ＝ＩＮＴ｛（２０５−２０４）／２｝×２＋２０４＝２０４ 読み出しアドレスＳＡ＝２０４−２００＝４
【００１７】以下同様にして、スタート点のアドレスは
４，６，６，８，・・・と順次出力される。これから明
らかなように図４において同図（ｃ）の次は同図（ｅ）
が表示され、同図（ｄ）に示されるような波形は表示さ
れないことになる。
４，６，６，８，・・・と順次出力される。これから明
らかなように図４において同図（ｃ）の次は同図（ｅ）
が表示され、同図（ｄ）に示されるような波形は表示さ
れないことになる。
【００１８】なお、読み出しアドレス発生カウンタ４３
としては、アドレス生成が可能なものであればよく、プ
リセット機能付きのカウンタはもちろんのことアダーや
マイクロプロセッサ等を用いることもできる。また、演
算部のレジスタＲＥＧ３をプログラマブルとすることに
より任意の圧縮率とすることができる。
としては、アドレス生成が可能なものであればよく、プ
リセット機能付きのカウンタはもちろんのことアダーや
マイクロプロセッサ等を用いることもできる。また、演
算部のレジスタＲＥＧ３をプログラマブルとすることに
より任意の圧縮率とすることができる。
【００１９】
【発明の効果】以上説明したように、本発明によれば波
形のロール表示において過去の波形が変化したように見
えることを容易に防止することができる。
形のロール表示において過去の波形が変化したように見
えることを容易に防止することができる。
【図１】本発明に係る波形のロール表示装置の一実施例
を示すブロック構成図である。
を示すブロック構成図である。
【図２】アドレス発生回路の一実施例を示す構成図であ
る。
る。
【図３】動作説明のためのタイムチャートである。
【図４】ロール表示を説明するための図である。
１ ＡＤ変換器 ２ 波形メモリ ３ ＣＲＴ表示装置 ４ アドレス発生回路 ４１ スイッチ ４２ 取り込みアドレス発生カウンタ ４３ 読み出しアドレス発生カウンタ ４４ 演算部
Claims (1)
- 【請求項１】アナログ入力信号をサンプリングして波形
メモリに順次取り込みながら、取り込んだ波形データを
読み出してＣＲＴ表示装置に表示すると同時に、その波
形表示がロール表示である波形のロール表示装置であっ
て、 有限長のループカウンタであって、前記波形メモリにサ
ンプリングデータを取り込む際のアドレスを発生する取
り込みアドレス発生カウンタと、 スタート点のロード付きループカウンタであって、前記
波形メモリから波形データを読み出す際のアドレスを発
生する読み出しアドレス発生カウンタと、 前記取り込みアドレス発生カウンタの出力と読み出しア
ドレス発生カウンタの出力を時分割に切り換え前記波形
メモリに与えるスイッチと、 ４つのレジスタＲＥＧ１，ＲＥＧ２，ＲＥＧ３，ＲＥＧ
４を持ち、それぞれ下記記載の値が保存されると共に下
記の演算を行い、前記アドレス発生カウンタへ与えるス
タート点のアドレスを得る演算部から成るアドレス発生
回路を具備したことを特徴とする波形のロール表示装
置。 記 （１）各レジスタの保存値 レジスタＲＥＧ１：補正後の任意のフレーム周期（ｎ
−１番目のフレーム周期） での前
記取り込みアドレス発生カウンタの出力値ＲＥＧ１
（ｎ−１） レジスタＲＥＧ２：任意のフレーム周期（ｎ番目のフ
レーム）での前記取り込みアドレス発生カウンタの出力
値ＲＥＧ２（ｎ） レジスタＲＥＧ３：前記波形メモリのデータ長をＣＲ
Ｔ表示装置の分解能で割った値 レジスタＲＥＧ４：表示全データ数 （２）演算 ＩＮＴ｛（ＲＥＧ２（ｎ）−ＲＥＧ１（ｎ−１））／ＲＥＧ３｝×ＲＥＧ３ ＋ＲＥＧ１（ｎ−１） ただし、記号"／"は除算、"ＩＮＴ"は｛｝内の演算値の
整数部分をとることを表わす。を演算し、 続いてこの
演算値をレジスタＲＥＧ１にＲＥＧ１（ｎ）としてセッ
トし、その後、スタート点のアドレスとして ＲＥＧ１（ｎ）−ＲＥＧ４ を求める。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7141992A JPH05273246A (ja) | 1992-03-27 | 1992-03-27 | 波形のロール表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7141992A JPH05273246A (ja) | 1992-03-27 | 1992-03-27 | 波形のロール表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05273246A true JPH05273246A (ja) | 1993-10-22 |
Family
ID=13459977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7141992A Pending JPH05273246A (ja) | 1992-03-27 | 1992-03-27 | 波形のロール表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05273246A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1986004118A1 (en) * | 1984-12-31 | 1986-07-17 | Combustion Electromagnetics, Inc. | Pulsed plasma ignition - an optimized multiple pulse cd ignition using an optimized voltage doubling ignition coil |
| EP1793233A3 (en) * | 2005-12-02 | 2009-05-06 | Tektronix, Inc. | R/T display compression preserving intensity information |
-
1992
- 1992-03-27 JP JP7141992A patent/JPH05273246A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1986004118A1 (en) * | 1984-12-31 | 1986-07-17 | Combustion Electromagnetics, Inc. | Pulsed plasma ignition - an optimized multiple pulse cd ignition using an optimized voltage doubling ignition coil |
| EP1793233A3 (en) * | 2005-12-02 | 2009-05-06 | Tektronix, Inc. | R/T display compression preserving intensity information |
| US8055077B2 (en) | 2005-12-02 | 2011-11-08 | Tektronix, Inc. | R/T display compression preserving intensity information |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3074594B2 (ja) | 波形観測装置 | |
| JP4167937B2 (ja) | デュアル・タイムベース型デジタル・ストレージ・オシロスコープ及びデジタル・ストレージ・オシロスコープのデュアル・タイムベース実現方法 | |
| JPH05273246A (ja) | 波形のロール表示装置 | |
| JPH07120505A (ja) | 波形記憶装置 | |
| KR19980025383A (ko) | 주파수 변환장치 | |
| JP3092392B2 (ja) | デジタルオシロスコープ | |
| JP2536493B2 (ja) | 波形読出装置 | |
| JP3895235B2 (ja) | クロック生成方法及び回路並びにａ／ｄ変換方法及び装置 | |
| JP2673393B2 (ja) | 波形解析装置 | |
| JP2610282B2 (ja) | 波形データ記憶装置 | |
| JP4733829B2 (ja) | 補間フェーズの動的計算を使用するフィールドまたはフレーム周波数変換のための方法およびデバイス | |
| JPH0710411Y2 (ja) | 信号発生器 | |
| KR0157528B1 (ko) | 디지탈 샘플링 속도 변환을 이용한 4:3 텔레비젼 신호의 와이드 16:9 표시 장치 | |
| JPS61262668A (ja) | 波形記憶装置用波形縮小方法 | |
| JP3104122B2 (ja) | 補正波形発生回路 | |
| JPH06205323A (ja) | ビデオ信号処理回路 | |
| JPH07109973B2 (ja) | デジタル信号処理回路 | |
| JPH09312549A (ja) | レート変換回路 | |
| JP2884589B2 (ja) | 画像出力装置 | |
| JP2884588B2 (ja) | 画像出力装置 | |
| JPH11122637A (ja) | 画像要素の補間処理装置 | |
| JPH05151366A (ja) | 波形表示装置 | |
| JPH11352155A (ja) | デジタルオシロスコープ | |
| JP2000055938A (ja) | 波形表示方法及び波形表示装置 | |
| JPH0457577A (ja) | 画像信号縮小装置 |