KR19980025383A

KR19980025383A - 주파수 변환장치

Info

Publication number: KR19980025383A
Application number: KR1019960043362A
Authority: KR
Inventors: 황성훈
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1996-10-01
Filing date: 1996-10-01
Publication date: 1998-07-15
Also published as: US6323907B1; KR100218318B1; JPH10126645A

Abstract

본 발명은 주파수 변환장치에 관한 것으로, 제어장치의 제어에 따라, 초기값에 소정의 계수증분을 누적하여 제1계수값을 발생시키는 제1계수발생기와, 그 제1계수발생기로부터 인가된 상기 제1계수값과 소정의 값을 산술연산하여 제2계수값을 발생시키는 제2계수발생기와, 그 제2계수발생기로부터 이가된 상기 제2계수값 및 상기 제2계수발생기로부터 인가된 상기 제2계수값에 따라, 제1샘플링주파수를 갖는 영상데이타를 샘플링하여 출력하는 선형보간필터와, 그 선형보강필터로부터 출력된 데이타를 라이트어드레스신호에 해당되는 메모리셀에 저장하고, 그 저장하는 동안, 리드어드레스신호에 해당되는 메모리셀에 기저장된 데이타를 제2샘플링주파수에 따라 출력하는 2포토램을 포함한다.

Description

주파수 변환장치

제1도는 종래의 주파수 변환장치의 블럭도,

제2도는 본 발명의 주파수 변환장치의 블럭도,

제3도는 제2도의 계수발생기들로부터 출력되는 계수값을 정수형태로 나타낸 표,

제4도는 제2도의 2포트램에 인가되는 리드/라이트어드레스신호의 파형도

(가)는 라이트어드레스신호의 파형도,

(나)는 리드어드레스신호의 파형도.

*도면의 주요부분에 대한 부호의 설명*

30:제어장치32:제1계수발생기로서의 계수발생기

34:제2계수발생기로서의 계수발생기36:선형보간필터

36a:제1곱셈기로서의 곱셈기36b:제2곱셈기로서의 곱셈기

38:라이트어드레스발생기40:리드어드레스발생기

42:2포트램α:제1계수값으로서의 계수값

β:제2계수값으로서의 계수값

본 발명은 주파수 변환장치에 관한 것으로, 특히 서로 다른 동작주파수를 갖는 시스템들이에서 화상정보가 전송될 경우, 신호처리시간을 개선할 수 있는 주파수 변환 장치에 관한 것이다.

일반적으로, 아날로그 TV 신호가 디지탈 TV 신호로 변환될때, 시스템에 따라 다른 샘플링(sampling) 주파수가 사용될 수 있다. 따라서, 서로 다른 샘플링주파수를 갖는 시스템들 사이에서 화상정보가 전송되려면, 한 샘플링주파수가 다른 샘플링주파수로 변환되어야하므로, 주파수 변환장치가 필요하게 된다.

미국특허(4,630,034)에 공개된 종래의 주파수 변환장치는, 제1도에 도시된 바와 같이, 샘플링주파수(f_A)를 갖는 샘플링펄스신호(S_A)를 카운트하여, 라이트(write) 어드레스신호(W_A)를 생성하는 라이트어드레스카운터(10)와, 샘플링주파수(f_B)를 갖는 샘플링펑스신호(S_B)를 카운트하는 마스터(master) 카운터(12)와, 그 마스터(master)카운터(12)의 출력신호 및 샘플링펄스신호(S_B)를 입력받아, 리드/라이트제어신호(R/W)를 생성하고, 클리어신호(CLEAR)를 상기 라이트어드레스카운터10) 및 마스터(master)카운터(12)에 인가하는 메모리콘트롤러(14)와, 그 메모리콘트롤러(14)로부터 출력된 클리어신호(CLEAR)에 의해 클리어되고, 상기 메모리콘트롤러(14)의 출력신호를 카운트하여 리드(reas) 어드레스신호(RA)를 생성하는 리드어드레스카운터(16)와, 상기 메모리콘트롤러(14)로부터 출력된 리드/라이트제어신호(R/W)에 따라, 샘플링주파수(f_A)에 의해 샘플링된 입력데이타(INPUT)를 상기 라이트어드레스카운터(10)로부터 출력된 라이트어드레스신호(WA)에 해당되는 메모리셀에 저장하거나, 또는 상기 리드어드레스카운터(16)로부터 출력된 리드어드레스신호(RA)에 해당되는 메모리셀에 기저장된 데이타를 출력하는 버퍼메모리(18),(20)와, 필터계수를 저장하고 상기 마스터카운터(12)의 출력신호에 따라 보간(interpolation)을 제어하는 보간콘터롤러(22)와, 그 보간콘터롤러(22)의 제어에 따라 상기 버퍼메모리(18),(20)로부터 출력된 데이타를 보간하여 샘플링주파수(f_B)를 갖는 출력데이타(OUTPUT)로 변환하는 보간필터(24)로 구성된다.

이와 같이 구성된 종래의 주파수 변환장치의 동작을 설명하면 다음과 같다.

라이트어드레스카운터(10)는 입력데이타(INPUT)의 샘플링비율에 해당되는 샘플링주파수(f_A)를 갖는 샘플링펄스신호(S_A)를 카운트하여, 라이트어드레스신호(WA)를 버퍼메모리(18),(20)에 공급한다. 또한, 라이트어드레스카운터(10)는 메모리콘트롤러(14)로부터 출력된 클리어신호(CLEAR)에 의해 클리어되는데, 두 샘플링주파수(f_A),(f_B)가 소정의 비율(M:N)을 갖는다면, 라이트어드레스카운터(10)는 샘플링펄스신호(SA)의 M클럭마다, 메모리콘트롤러(14)로부터 출력된 클리어신호(CLEAR)에 의해 클리어되고, 리드어드레스카운터(16)는 샘플링펄스신호(S_B)의 N클럭마다, 메모리콘트롤러(14)로부터 출력된 클리어신호(CLEAR)에 의해 클리어된다. 즉, 한 구간의 클리어신호(CLEAR)는 M클럭의 샘플링주파수(f_A) 및 N클럭의 샘플링주파수(f_B)를 포함하게 된다.

마스터카운터(12)는 클리어신호(CLEAR)에 의해 클리어되고, 샘플링펄스신호(SB)를 카운트하며, 그 카운트된 값은 메모리콘트롤러(14) 및 보간콘트롤러(22)에 인가된다.

이어서, 라이트어드레스카운터(10)로부터 출력된 라이트어드레스신호(WA)에 따라, 입력된 디지탈 데이타(INPUT)가 버퍼메모리(18) 또는 버퍼메모리(20)에 교대로 저장되고, 그 저장된 데이타는 리드어드레스카운터(16)로부터 출력된 리드어드레스신호(RA)에 따라 교대로 읽혀진다. 즉, 버퍼메모리(18)가 입력된 데이타(INPUT)를 샘플링주파수(f_A)에 동기되어 기록하는 동안, 버퍼메모리(20)는 리드어드레스신호(RA)에 해당되는 데이타를 샘플링주파수(f_B)에 동기되어 읽는다.

이와 같이, 버퍼메모리(18),(20)는 샘플링주파수(f_A)에 따른 쓰기동작 및 샘플링주파수(f_B)에 따른 읽기동작을 교대로 수행한다.

따라서, 보간필터(24)는 샘플링주파수(f_B)에 따라 읽혀진 데이타를 입력받고, 보간콘터롤러(22)에 의해 제어되는 필터계수를 이용하여 샘플링주파수(f_B)에 해당되는 새로운 출력데이타(OUTPUT)를 발생시킨다.

그러나, 상기와 같은 종래의 주파수 변환장치는 한쌍의 버퍼메모리를 사용하기 때문에 크기의 증가 및 메모리제어회로가 복잡해지는 단점과, 필터계수를 저장하기 위한 롬이 부가적으로 포함되어, 하드웨어의 비용이 증가되는 문제점이 있다.

따라서, 본 발명의 목적은 하드웨어의 비용을 절감시키고, 불필요한 지연요소를 감소시켜 신호처리시간을 줄이며 메모리를 보다 쉽게 제어할 수 있는 주파수 변환장치를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명은 제어장치의 제어에 따라, 초기값에 소정의 계수증분을 누적하여 제1계수값을 발생시키는 제1계수발생기와, 그 제1계수발생기로부터 인가된 상기 제1계수값과 소정의 값을 산술연산하여 제2계수값을 발생시키는 제2계수발생기와, 그 제2계수발생기로부터 인가된 상기 제2계수값 및 상기 제2계수발생기로부터 인가된 상기 제2계수값에 따라, 제1샘플링주파수를 갖는 영상데이타를 샘플링하여 출력하는 선형보간필터와, 그 선형보간필터로부터 출력된 데이타를 라이트어드레스신호에 해당되는 메모리셀에 저장하고, 그 저장하는 동안, 리드어드레스신호에 해당되는 메모리셀에 기저장된 데이타를 제2샘플링주파수에 따라 출력하는 2포트램으로 구성되는 것을 특징으로 한다.

이하, 본 발명에 의한 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.

본 발명의 주파수 변환장치는 제2도에 도시된 바와 같이, 제1샘플링주파수(14.318MHz)를 갖는 클럭신호(fi)를 입력받아, 선택신호(SL) 및 리세트신호(RS)를 발생시키는 제어장치(30)와, 상기 클럭신호(fi)에 의해 동기되고, 상기 제어장치(30)로부터 출력된 선택신호(SL) 및 리세트신호(RS)에 따라 초기값과 계수증분(DEL)을 더하며, 그 계수증분(DEL)을 누적시켜 계수값(α)을 발생시키는 계수발생기(32)와, 계수발생기(32)로부터 출력된 계수값(α)과 소정의 값(128)과의 차(128-α)를 계산하여 계수값(β)으로서 발생시키는 계수발생기(34)와, 외부로부터 입력되고 제1샘플링주파수(14.318MHz)를 갖는 영상데이타(IN)를 상기 계수발생기(34)로부터 출력된 계수값(β) 및 상기 계수발생기(32)로부터 출력된 계수값(α)에 따라 새롭게 샘플하는 선형보간필터(36)와, 상기 클럭신호(fi)를 카운트하여 라이트어드레스신호(WA)를 발생시키는 라이트어드레스발생부(38)와, 제2샘플링주파수(13.5MHz)를 갖는 클럭신호(fo)를 카운트하여 리드어드레스신호(RA)를 발생시키는 리드어드레스발생부(40)와, 상기 라이트어드레스발생부(38)로부터 출력된 라이트어드레스신호(WA)에 해당되는 메모리셀에 상기 선형보간필터(36)로부터 출력된 영상데이타를 저장하고, 리드어드레스발생부(40)로부터 출력된 리드어드레스신호(RA)에 해당되는 메모리셀의 데이타(OUT)를 출력하며, 리드 및 라이트동작을 동시에 수행할 수 있는 2포트(port) RAM(42)으로 구성된다.

상기 계수발생기(32)는 제어장치(30)로부터 인가된 선택신호(SL)에 따라 초기값 또는 계수증분을 선택하여 출력하는 멀티플렉서(32a)와, 그 멀티플렉서(32a)의 출력값과 상기 계수발생기(32)로부터 출력된 계수값(α)을 더하는 덧셈기(32b)와, 제어장치(30)로부터 인가된 리세트신호(RS)에 의해 초기화되고, 상기 덧셈기(32b)의 출력을 상기 클럭신호(fi)에 따라 일시적으로 저장한 후 계수값(α)을 상기 덧셈기(32b), 상기 계수발생기(32) 그리고 상기 선형보간필터(36)에 인가되는 레지스터(32c)로 구성된다.

여기서, 상기 덧셈기(32b)는 감산기로 대체될 수 있다.

상기 계수발생기(34)는 상기 계수발생기(32)와 동일하게 구성되어, 계수값(β:β=128-α)을 상기 선형보간필터(36)에 인가하고, 상기 덧셈기(32b) 대신에 감산기를 포함할 수 있다.

상기 선형보간필터(36)는 상기 외부로부터 입력된 영상데이타(IN)와 상기 계수발생기(32)의 덧셈기(32b)로부터 출력된 계수값(α)을 곱하는 곱셈기(36a)와, 상기 외부로부터 입력된 영상데이타(IN)를 상기 클럭신호(fi)에 따라 일시적으로 저장한 후 출력하는 레지스터(36b)와, 그 레지스터(36b)로부터 출력된 데이타와 상기 계수발생기(34)로부터 출력된 계수값(β)을 곱하는 곱셈기(36c)와, 그 곱셈기(36c)의 출력값 및 상기 곱셈기(36a)의 출력값을 더하여 상기 2포트 RAM(42)으로 출력하는 덧셈기(36d)로 구성된다.

이와 같이 구성된 본 발명에 의한 주파수변환장치의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

먼저, 제어장치(30)는 리세트신호(RS)를 레지스터(32c)에 인가하여 레지스터(32c)를 초기화시키고, 멀티플렉서(32a)는 제어장치(30)로부터 인가된 선택신호(SL)에 따라 초기값을 선택하여 덧셈기(32b)로 출력한다. 이어서, 덧셈기(32b)는 멀티플렉서(32a)로부터 출력된 초기값과 레지스터(32c)의 초기값을 더하여 레지스터(32c)에 인가한다.

즉, 제3도를 참조하면, 레지스터(32c)가 0으로 초기화되고 멀티플렉서(32a)에 인가되는 초기값이 8일 경우, 레지스터(32c)는 덧셈기(32b)로부터 출력된 8을 클럭신호(fi)에 동기되어 저장하고, 그 저장된 8을 1바이트의 계수값(α)으로 출력한다.

이어서, 멀티플렉서(32a)는 8 정도의 값인 계수증분(DEL)을 제어장치(30)로부터 인가된 선택신호(SL)에 따라 선택하여 덧셈기(32b)로 출력하고, 덧셈기(32b)는 레지스터(32c)로부터 출력되는 계수값(α)를 더하여 레지스터(32c)에 인가한다. 즉, 계수증분(DEL)은 다음과 같은 식 1로 표현될 수 있다. 식 1:DEL=α( n)-α(n+1)(n=0,1,...33)

이와 같이, 계수의 초기값에 계수증분(DEL)을 반복하여 더하면, 이웃 계수값이 구해지고, 따라서 제3도와 같은 계수값(α)이 계수발생기(32)의 레지스터(32c)로부터 출력된다. 여기서, 0번째와 18번째의 계수값(××)은 필터구성을 쉽게하기 위한 더미(dummy)계수이고, 1바이트의 임의의 값이다.

또한, 계수발생기(34)는 계수발생기(32)로부터 인가된 계수값(α)을 128에서 감산하여, 제3도와 같은 계수값(β)을 계산하고, 그 계산된 계수값(β)을 선형보간필터(36)의 곱셈기(36c)에 인가한다.

이에 따라, 선형보간필터(36)의 곱셈기(36a)는 외부로부터 입력된 영상데이타(IN)와 상기 계수발생기(32)로부터 인가된 계수값(α)을 곱하여 덧셈기(36d)로 출력하고, 레지스터(36b)는 외부로부터 입력된 영상데이타(IN)를 클럭신호(fi)에 의해 동기되어 일시적으로 저장한 후 곱셈기(36c)로 출력한다. 이어서, 곱셈기(36c)는 곱셈기(36c)로부터 인가된 데이타와 계수발생기(34)로부터 인가된 계수값(β)을 곱하여 덧셈기(36d)로 출력하고, 덧셈기(36d)는 곱셈기(36a) 및 곱셈기(36c)로부터 인가된 데이타를 더하여 새롭게 샘플된 데이타를 2포트 RAM(42)으로 출력한다.

한편, 라이트어드레스발생부(38)는 클럭신호(fi)를 카운트하여 제4도의 (가)에 도시된 바와 같이, 라이트어드레스신호(WA)를 2포트 RAM(42)에 인가하고, 2포트 RAM(42)은 선형보간필터(36)의 덧셈기(36d)로부터 인가된 데이타를 라이트어드레스신호(WA)에 해당되는 메모리셀에 저장한다.

그리고, 리드어드레스발생부(40)는 클럭신호(fo)를 카운트하여 제4도의 (나)에 도시된 바와 같이, 리드어드레스신호(RA)를 2포트 RAM(42)에 인가하고, 2포트 RAM(42)은 선형보간필터(36)의 덧셈기(36d)로부터 인가된 데이타기록하는 동안 리드어드레스신호(RA)에 해당되는 메모리셀의 데이타(OUT)를 읽어 외부로 출력한다.

여기서, 제4도의 (가)를 참조하면, 0번째와 18번째의 더미계수와 연산되는 데이타를 제거하기 위하여, 라이트어드레스신호들(WA) 중에서 소정의 라이트어드레스신호(0),(17)가 두번 쓰여진다. 즉, 제1샘플링주파수(14.318MHz)를 갖는 클럭신호(fi)와 제2샘플링주파수(13.5MHz)를 갖는 클럭신호(fo) 사이의 주파수비율은 35:33이므로, 2포트 RAM(42)에 입력되는 35개의 데이타마다 2개의 데이타는 버려지고, 33개의 입력데이타만이 2포트 RAM(42)에 기록되며, 그 기록된 33개의 데이타가 리드어드레스신호(RA)에 따라 출력되어 제2샘플링주파수(13.5MHz)를 갖는 데이타(OUT)가 외부로 출력된다.

한편, 계수발생기(32)의 멀티플렉서(32a)에 입력되는 계수증분(DEL)의 값이 일정하지 않을 경우, 이웃 계수와의 차이값이 소정의 기억장치에 저장되어 현재의 계수값에 더해짐으로써, 계수값(α)이 얻어질 수 있다.

이상에서 상세히 설명된 바와 같이, 본 발명은 초기값 및 계수증분(DEL)을 입력받아 계수값(α)을 발생시키는 계수발생기(32)와, 그 계수발생기(32)의 계수값(α)을 소정의 값(128)로부터 감산하여 계수값(β)을 발생시키는 계수발생기(34)를 포함하고, 따라서 계수값(α),(β)을 별도로 저장할 필요가 없으므로 하드웨어의 비용이 절감될 수 있다. 또한, 발명은 리드 및 라이트동작을 동시에 수행하는 한개의 2포트 RAM(42)을 포함하므로, 불필요한 지연요소를 감소시켜 신호처리시간을 줄일 수 있고, 메모리를 보다 쉽게 제어할 수 있다.

Claims

제어장치의 제어에 따라, 초기값에 소정의 계수증분을 누적하여 제1계수값을 발생시키는 제1계수발생기와, 그 제1계수발생기로부터 인가된 상기 제1계수값과 소정의 값을 산술연산하여 제2계수값을 발생시키는 제2계수발생기와, 그 제2계수발생기로부터 인가된 상기 제2계수값 및 상기 제2계수발생기로부터 인가된 상기 제2계수값에 따라, 제1샘플링주파수를 갖는 영상데이타를 샘플링하여 출력하는 선형보간필터와, 그 선형보간필터로부터 출력된 데이타를 라이트어드레스신호에 해당되는 메모리셀에 저장하고, 그 저장하는 동안, 리드어드레스신호에 해당되는 메모리셀에 기저장된 데이타를 제2샘플링주파수에 따라 출력하는 2포트램으로 구성되는 주파수 변환장치.
제1항에 있어서, 상기 제1계수발생기는 제어장치로부터 인가된 선택신호에 따라 초기값 또는 계수증분을 선택하여 출력하는 멀티플렉서와, 그 멀티플렉서의 출력값과 상기 제1계수발생기로부터 출력된 제1계수값을 더하는 덧셈기와, 상기 제어장치로부터 인가된 리세트신호에 의해 초기화되고, 상기 덧셈기의 출력을 제1샘플링주파수에 따라 일시적으로 저장한 후 제1계수값으로 출력하는 레지스터로 구성되는 주파수 변환장치.
제1항에 있어서, 상기 제1계수값은 더미계수값을 포함하고, 그 더미계수값에 해당되는 라이트어드레스는 중복되어 발생되는 것을 특징으로 하는 주파수 변환장치.
제1항에 있어서, 상기 선형보간필터는 외부로부터 입력된 영상데이타와 상기 제1계수발생기로부터 출력된 제1계수값을 곱하는 제1곱셈기와, 상기 영상데이타를 제1샘플링주파수에 따라 일시적으로 저장한 후 출력하는 레지스터와, 그 레지스터로부터 출력된 데이타와 상기 제2계수발생기로부터 출력된 제2계수값을 곱하는 제2곱셈기와, 그 제2곱셈기의 출력값 및 상기 제1곱셈기의 출력값을 더하여 상기 2포트 RAM으로 출력하는 덧셈기로 구성되는 주파수 변환장치.
제1항에 있어서, 상기 제1샘플링주파수는 14.318MHz이고, 상기 제2샘플링주파수는 13.5MHz인 것을 특징으로 하는 주파수 변환장치.
제1항에 있어서, 상기 제2계수발생기는 제2계수값을 발생시키기 위하여 감산기를 포함하는 것을 특징으로 하는 주파수 변환장치.