JPH0662335A - 水平圧縮回路及びノイズ減衰回路 - Google Patents
水平圧縮回路及びノイズ減衰回路Info
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- JPH0662335A JPH0662335A JP4233077A JP23307792A JPH0662335A JP H0662335 A JPH0662335 A JP H0662335A JP 4233077 A JP4233077 A JP 4233077A JP 23307792 A JP23307792 A JP 23307792A JP H0662335 A JPH0662335 A JP H0662335A
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Abstract
(57)【要約】
【目的】 水平圧縮回路及びノイズ減衰回路のメモリを
共用すること。 【構成】 映像の入力信号ａからメモリ２０に保持され
た１ライン前の映像信号を減算回路１で減算し、この減
算値に設定値Ｂを乗算回路２で乗算する。入力信号ａか
ら乗算回路２の出力を減算回路３で減算すると、ノイズ
の減衰された信号ｄが得られる。この信号ｄをアドレス
発生回路１２のアドレス信号によりメモリ２０に書込
む。次にメモリ２０を第１及び第２の読取信号で読出
し、補間フィルタ１６に与える。補間フィルタ１６は、
カウンタ７及び乗算回路８を介して出力された信号の小
数部を用いて信号の圧縮を行い、加算回路１５よりノイ
ズの低減された圧縮信号ｊを出力する。
共用すること。 【構成】 映像の入力信号ａからメモリ２０に保持され
た１ライン前の映像信号を減算回路１で減算し、この減
算値に設定値Ｂを乗算回路２で乗算する。入力信号ａか
ら乗算回路２の出力を減算回路３で減算すると、ノイズ
の減衰された信号ｄが得られる。この信号ｄをアドレス
発生回路１２のアドレス信号によりメモリ２０に書込
む。次にメモリ２０を第１及び第２の読取信号で読出
し、補間フィルタ１６に与える。補間フィルタ１６は、
カウンタ７及び乗算回路８を介して出力された信号の小
数部を用いて信号の圧縮を行い、加算回路１５よりノイ
ズの低減された圧縮信号ｊを出力する。
Description
【０００１】
【産業上の利用分野】本発明は、アスペクト比の異なる
ディスプレイに映像信号を表示する際に用いられる水平
圧縮回路及びノイズ減衰回路に関するものである。
ディスプレイに映像信号を表示する際に用いられる水平
圧縮回路及びノイズ減衰回路に関するものである。
【０００２】
【従来の技術】近年テレビジョン受像機の大型化，高画
質化が進み、更に臨場感あふれた映像を表示するため、
アスペクト比１６：９のディスプレイも実用化されつつ
ある。アスペクト比１６：９のディスプレイに、アスペ
クト比４：３の映像信号を表示するには、映像信号を水
平方向に圧縮する必要があり、このため水平圧縮回路が
考案されている。又高画質化の一つの手法としてノイズ
減衰回路も様々なものが考案されている。
質化が進み、更に臨場感あふれた映像を表示するため、
アスペクト比１６：９のディスプレイも実用化されつつ
ある。アスペクト比１６：９のディスプレイに、アスペ
クト比４：３の映像信号を表示するには、映像信号を水
平方向に圧縮する必要があり、このため水平圧縮回路が
考案されている。又高画質化の一つの手法としてノイズ
減衰回路も様々なものが考案されている。
【０００３】このような用途に用いられる従来のノイズ
減衰回路及び水平圧縮回路について説明する。図３は従
来のノイズ減衰回路の構成例を示すブロック図である。
本図において減算回路１は、入力信号ａから後述のメモ
リに保持された信号を減算する回路である。乗算回路２
は減算回路１の出力信号ｂに第１の設定値Ｂを乗算する
回路である。設定値Ｂは、ノイズの減衰率に対応した値
（０〜1.0 ）が選択される。設定値Ｂは寄生ノイズの発
生頻度やその性質によって値が決定される。減算回路３
は入力信号ａから乗算回路２の出力ｃを減算する回路で
ある。メモリ４は減算回路３の出力する信号ｄを１水平
ライン遅延するメモリである。アドレス発生回路５はメ
モリ４のアドレスを制御し、信号の書込み及び読出しを
行う回路である。メモリ４の出力信号Ｄ３（ｎ）は減算
回路１の減算入力端に与えられ、乗算回路３の出力信号
ｄは後述する水平圧縮回路に与えられる。
減衰回路及び水平圧縮回路について説明する。図３は従
来のノイズ減衰回路の構成例を示すブロック図である。
本図において減算回路１は、入力信号ａから後述のメモ
リに保持された信号を減算する回路である。乗算回路２
は減算回路１の出力信号ｂに第１の設定値Ｂを乗算する
回路である。設定値Ｂは、ノイズの減衰率に対応した値
（０〜1.0 ）が選択される。設定値Ｂは寄生ノイズの発
生頻度やその性質によって値が決定される。減算回路３
は入力信号ａから乗算回路２の出力ｃを減算する回路で
ある。メモリ４は減算回路３の出力する信号ｄを１水平
ライン遅延するメモリである。アドレス発生回路５はメ
モリ４のアドレスを制御し、信号の書込み及び読出しを
行う回路である。メモリ４の出力信号Ｄ３（ｎ）は減算
回路１の減算入力端に与えられ、乗算回路３の出力信号
ｄは後述する水平圧縮回路に与えられる。
【０００４】図４は従来の水平圧縮回路の構成例を示す
ブロック図である。本図においてメモリ６は、図３のノ
イズ減算回路の出力信号ｄを入力とし、夫々異なるアド
レス信号により第１の出力信号Ｄ１（ｎ）と第２の出力
信号Ｄ２（ｎ）を出力するものである。カウンタ７は、
映像信号の水平サンプル数をｎとすると、このサンプリ
ングパルスを計数する回路であ。乗算回路８は、カウン
タ７のカウンタ出力ｅと外部から設定される設定値Ａを
乗算する回路である。設定値Ａは映像信号の圧縮率に対
応した値であり、その値が０であれば無圧縮で、１に近
づくと圧縮率が大きくなる。加算回路９は、カウンタ７
のカウンタ出力ｅに、乗算回路８の出力信号のうち整数
部ｆを抽出して加算する回路である。又加算回路１０は
加算回路９の出力に整数値１を加算する回路である。
ブロック図である。本図においてメモリ６は、図３のノ
イズ減算回路の出力信号ｄを入力とし、夫々異なるアド
レス信号により第１の出力信号Ｄ１（ｎ）と第２の出力
信号Ｄ２（ｎ）を出力するものである。カウンタ７は、
映像信号の水平サンプル数をｎとすると、このサンプリ
ングパルスを計数する回路であ。乗算回路８は、カウン
タ７のカウンタ出力ｅと外部から設定される設定値Ａを
乗算する回路である。設定値Ａは映像信号の圧縮率に対
応した値であり、その値が０であれば無圧縮で、１に近
づくと圧縮率が大きくなる。加算回路９は、カウンタ７
のカウンタ出力ｅに、乗算回路８の出力信号のうち整数
部ｆを抽出して加算する回路である。又加算回路１０は
加算回路９の出力に整数値１を加算する回路である。
【０００５】セレクタ１１は、カウンタ７のカウンタ出
力ｅをメモリ６の書込アドレスＡＷ（ｎ）とし、加算回
路９，１０の出力する信号を夫々メモリの読出アドレス
Ａ１（ｎ），Ａ２（ｎ）とし、これらの書込及び読出ア
ドレスを時分割で選択する回路である。セレクタ１１は
切換回路を含み、外部から入力されるセレクト信号によ
り書込及び読出アドレスを夫々選択する。セレクタ１１
の出力するアドレス信号はメモリ６に与えられる。ここ
でカウンタ７、乗算回路８、加算回路９，１０、セレク
タ１１は、メモリ６の書込み及び読出しを制御するアド
レス発生回路１２を構成している。
力ｅをメモリ６の書込アドレスＡＷ（ｎ）とし、加算回
路９，１０の出力する信号を夫々メモリの読出アドレス
Ａ１（ｎ），Ａ２（ｎ）とし、これらの書込及び読出ア
ドレスを時分割で選択する回路である。セレクタ１１は
切換回路を含み、外部から入力されるセレクト信号によ
り書込及び読出アドレスを夫々選択する。セレクタ１１
の出力するアドレス信号はメモリ６に与えられる。ここ
でカウンタ７、乗算回路８、加算回路９，１０、セレク
タ１１は、メモリ６の書込み及び読出しを制御するアド
レス発生回路１２を構成している。
【０００６】次に減算回路１３は、メモリ６の出力する
第２の出力信号Ｄ２（ｎ）から第１の出力信号Ｄ１
（ｎ）を減算する回路である。ここで第１の出力信号Ｄ
１（ｎ）とは、メモリ６から読出アドレスＡ１（ｎ）に
より読出された信号であり、第２の出力信号Ｄ２（ｎ）
とは、メモリ６から読出アドレスＡ２（ｎ）により読出
された信号である。乗算回路１４は、減算回路１３の出
力ｈに乗算回路８の出力する信号のうち小数部ｇを乗算
する回路である。加算回路１５は乗算回路１４の出力信
号ｉと第１の出力信号Ｄ１（ｎ）を加算する回路であ
る。ここで減算回路１３，乗算回路１４，加算回路１５
は、圧縮された信号を補間する補間フィルタ１６を構成
している。
第２の出力信号Ｄ２（ｎ）から第１の出力信号Ｄ１
（ｎ）を減算する回路である。ここで第１の出力信号Ｄ
１（ｎ）とは、メモリ６から読出アドレスＡ１（ｎ）に
より読出された信号であり、第２の出力信号Ｄ２（ｎ）
とは、メモリ６から読出アドレスＡ２（ｎ）により読出
された信号である。乗算回路１４は、減算回路１３の出
力ｈに乗算回路８の出力する信号のうち小数部ｇを乗算
する回路である。加算回路１５は乗算回路１４の出力信
号ｉと第１の出力信号Ｄ１（ｎ）を加算する回路であ
る。ここで減算回路１３，乗算回路１４，加算回路１５
は、圧縮された信号を補間する補間フィルタ１６を構成
している。
【０００７】このように構成されたノイズ減衰回路及び
水平圧縮回路の動作について説明する。図５は図３のノ
イズ減衰回路のメモリ４とアドレス発生回路５の動作を
示すタイミング図である。又図６は図３のノイズ減衰回
路の動作を示す信号波形図である。図３においてメモリ
４には１水平走査ライン（以下１ラインという）前の映
像信号が格納されており、その信号Ｄ３（ｎ）は図６
（２）に示すような台形状に変化する信号とする。さて
次のラインで図６（１）に示すようなランダム性のノイ
ズが寄生した入力信号ａが与えられるとする。このとき
減算回路１は入力信号ａからメモリ４に保持された信号
Ｄ３（ｎ）を減算し、図６（３）に示すような信号ｂを
出力する。この信号ｂは現在のラインで寄生したノイズ
成分である。
水平圧縮回路の動作について説明する。図５は図３のノ
イズ減衰回路のメモリ４とアドレス発生回路５の動作を
示すタイミング図である。又図６は図３のノイズ減衰回
路の動作を示す信号波形図である。図３においてメモリ
４には１水平走査ライン（以下１ラインという）前の映
像信号が格納されており、その信号Ｄ３（ｎ）は図６
（２）に示すような台形状に変化する信号とする。さて
次のラインで図６（１）に示すようなランダム性のノイ
ズが寄生した入力信号ａが与えられるとする。このとき
減算回路１は入力信号ａからメモリ４に保持された信号
Ｄ３（ｎ）を減算し、図６（３）に示すような信号ｂを
出力する。この信号ｂは現在のラインで寄生したノイズ
成分である。
【０００８】次に乗算回路２では、設定値Ｂを例えば１
／２とすると、図６（４）に示すような信号ｃを生成す
る。減算回路３は入力信号ａから信号ｃを減算し、図６
（５）に示す信号ｄを生成する。アドレス発生回路５
は、メモリ４に図５（１）に示すような入力信号ｄが与
えられると、図５（２）に示すようなアドレス信号を発
生し、図５（３）に示すように書込パルスがＬレベルの
とき書込みを行う。このようにして信号ｄはメモリ４に
格納される。又書込パルスがＨレベルのとき読出しが行
われ、図５（４）に示すように出力信号Ｄ３（ｎ）が出
力される。このようにメモリ４を用いた巡回型のフィル
タを構成することにより、入力信号ａに寄生したランダ
ム性のノイズのレベルを減衰することができる。
／２とすると、図６（４）に示すような信号ｃを生成す
る。減算回路３は入力信号ａから信号ｃを減算し、図６
（５）に示す信号ｄを生成する。アドレス発生回路５
は、メモリ４に図５（１）に示すような入力信号ｄが与
えられると、図５（２）に示すようなアドレス信号を発
生し、図５（３）に示すように書込パルスがＬレベルの
とき書込みを行う。このようにして信号ｄはメモリ４に
格納される。又書込パルスがＨレベルのとき読出しが行
われ、図５（４）に示すように出力信号Ｄ３（ｎ）が出
力される。このようにメモリ４を用いた巡回型のフィル
タを構成することにより、入力信号ａに寄生したランダ
ム性のノイズのレベルを減衰することができる。
【０００９】次に図４に示す水平圧縮回路の動作につい
て図７〜図１０を用いて説明する。図７はアドレス発生
回路１２の動作を示すタイミング図である。図８及び図
９は水平圧縮回路に含まれるメモリ６，アドレス発生回
路１２，補間フィルタ１６を動作を示すタイミング図で
ある。尚、図８及び図９では書込アドレスの値によって
各信号が分割表示されている。
て図７〜図１０を用いて説明する。図７はアドレス発生
回路１２の動作を示すタイミング図である。図８及び図
９は水平圧縮回路に含まれるメモリ６，アドレス発生回
路１２，補間フィルタ１６を動作を示すタイミング図で
ある。尚、図８及び図９では書込アドレスの値によって
各信号が分割表示されている。
【００１０】図４においてカウンタ７は、映像信号の水
平走査のサンプルパルスを発生してカウントし、カウン
タ出力ｅを書込アドレスＡＷ（ｎ）としてメモリ６に与
える。このときカウンタ７は図８及び図９（１）で示す
信号ｅを出力する。次に乗算回路８の設定値Ａを例えば
１／３に設定すると、乗算回路８の出力信号の整数部ｆ
及び小数部ｇは夫々図８及び図９（２），（３）に示す
信号となる。次に加算回路９はカウンタ出力ｅと整数部
ｆを加算し、図８及び図９（４）に示す読出アドレスＡ
１（ｎ）を生成する。又加算回路１０も読出アドレスＡ
１（ｎ）に１を加算し、図８及び図９（５）に示す読出
アドレスＡ２（ｎ）を生成する。
平走査のサンプルパルスを発生してカウントし、カウン
タ出力ｅを書込アドレスＡＷ（ｎ）としてメモリ６に与
える。このときカウンタ７は図８及び図９（１）で示す
信号ｅを出力する。次に乗算回路８の設定値Ａを例えば
１／３に設定すると、乗算回路８の出力信号の整数部ｆ
及び小数部ｇは夫々図８及び図９（２），（３）に示す
信号となる。次に加算回路９はカウンタ出力ｅと整数部
ｆを加算し、図８及び図９（４）に示す読出アドレスＡ
１（ｎ）を生成する。又加算回路１０も読出アドレスＡ
１（ｎ）に１を加算し、図８及び図９（５）に示す読出
アドレスＡ２（ｎ）を生成する。
【００１１】このときアドレス発生回路１２は、図７
（２），（３），（４），（６）に示すようなタイミン
グで書込及び読出アドレスＡＷ（ｎ），Ａ１（ｎ），Ａ
１（２）及び書込パルスを夫々発生している。即ちセレ
クタ１１は、書込パルスがＨレベルのとき読出アドレス
Ａ１（ｎ）及びＡ２（ｎ）をこの順に選択し、書込パル
スがＬレベルのときに書込アドレスＡＷ（ｎ）を選択し
てメモリ６に与える。このようにセレクタ１１はセレク
ト信号により書込及び読出アドレスを順次切換え、図７
（４）に示すアドレス信号を出力する。
（２），（３），（４），（６）に示すようなタイミン
グで書込及び読出アドレスＡＷ（ｎ），Ａ１（ｎ），Ａ
１（２）及び書込パルスを夫々発生している。即ちセレ
クタ１１は、書込パルスがＨレベルのとき読出アドレス
Ａ１（ｎ）及びＡ２（ｎ）をこの順に選択し、書込パル
スがＬレベルのときに書込アドレスＡＷ（ｎ）を選択し
てメモリ６に与える。このようにセレクタ１１はセレク
ト信号により書込及び読出アドレスを順次切換え、図７
（４）に示すアドレス信号を出力する。
【００１２】さて図４に示すメモリ６には、入力信号ｄ
として図８及び図９（６）に示すようなランプ信号が入
力されているとする。尚、ランプ信号とは、１ライン内
で振幅が直線的に増加する信号であり、水平圧縮回路の
動作を明確にするため用いている。次にメモリ６に読出
アドレスＡ１（ｎ），Ａ２（ｎ）が夫々与えられると、
図８及び図９（６），（７）に示す出力信号Ｄ１（ｎ）
及びＤ２（ｎ）が夫々読出される。出力信号Ｄ２（ｎ）
は出力信号Ｄ１（ｎ）より１サンプリング点遅延したラ
ンプ信号である。このとき減算回路１３は出力信号Ｄ２
（ｎ）から出力信号Ｄ１（ｎ）の減算を行い、図８及び
図９（８）に示すような信号ｈを生成する。信号ｈは更
に乗算回路１４に入力され、乗算回路８の出力する小数
部ｇとの乗算が行われる。そして乗算回路１４は、図８
及び図９（９）に示すような信号ｉを生成する。加算回
路１５は第１の出力信号Ｄ１（ｎ）と信号ｉを加算し、
図８及び図９（１０）に示すような出力信号ｊを水平圧
縮出力として生成する。
として図８及び図９（６）に示すようなランプ信号が入
力されているとする。尚、ランプ信号とは、１ライン内
で振幅が直線的に増加する信号であり、水平圧縮回路の
動作を明確にするため用いている。次にメモリ６に読出
アドレスＡ１（ｎ），Ａ２（ｎ）が夫々与えられると、
図８及び図９（６），（７）に示す出力信号Ｄ１（ｎ）
及びＤ２（ｎ）が夫々読出される。出力信号Ｄ２（ｎ）
は出力信号Ｄ１（ｎ）より１サンプリング点遅延したラ
ンプ信号である。このとき減算回路１３は出力信号Ｄ２
（ｎ）から出力信号Ｄ１（ｎ）の減算を行い、図８及び
図９（８）に示すような信号ｈを生成する。信号ｈは更
に乗算回路１４に入力され、乗算回路８の出力する小数
部ｇとの乗算が行われる。そして乗算回路１４は、図８
及び図９（９）に示すような信号ｉを生成する。加算回
路１５は第１の出力信号Ｄ１（ｎ）と信号ｉを加算し、
図８及び図９（１０）に示すような出力信号ｊを水平圧
縮出力として生成する。
【００１３】図１０は入力信号ｄと出力信号ｊの時間に
対する出力変化を示す説明図である。図１０（１）に示
すように入力信号ｄはランプ信号としているので、サン
プリング点（時間）の増加と共にその振幅が増加してい
る。一方図１０（２）に示すように出力信号ｊは、サン
プリング点が0.75に圧縮される。元の１ラインの走査時
間をＴとし、設定値Ａを１／３に設定すると、図８及び
図９（４），（６）に示すようにアドレス３，７，１
１，１５・・・の信号が削減された圧縮信号が出力され
る。しかしこのような圧縮信号ではアドレス３，７，１
１，１５・・・の情報が消失する。ここでは補間フィル
タ１６を用いて前述した信号処理することにより、図１
０（２）に示すようにサンプリング点がｍに圧縮され、
且ランプ信号のレベル変化が直線状となるよう出力信号
ｊが生成される。このようにして水平圧縮回路により圧
縮率が0.75となる映像信号が出力される。
対する出力変化を示す説明図である。図１０（１）に示
すように入力信号ｄはランプ信号としているので、サン
プリング点（時間）の増加と共にその振幅が増加してい
る。一方図１０（２）に示すように出力信号ｊは、サン
プリング点が0.75に圧縮される。元の１ラインの走査時
間をＴとし、設定値Ａを１／３に設定すると、図８及び
図９（４），（６）に示すようにアドレス３，７，１
１，１５・・・の信号が削減された圧縮信号が出力され
る。しかしこのような圧縮信号ではアドレス３，７，１
１，１５・・・の情報が消失する。ここでは補間フィル
タ１６を用いて前述した信号処理することにより、図１
０（２）に示すようにサンプリング点がｍに圧縮され、
且ランプ信号のレベル変化が直線状となるよう出力信号
ｊが生成される。このようにして水平圧縮回路により圧
縮率が0.75となる映像信号が出力される。
【００１４】
【発明が解決しようとする課題】しかしながらこのよう
な従来の構成では、ノイズ減衰回路及び水平圧縮回路に
夫々独立したメモリが必要であるという欠点があった。
な従来の構成では、ノイズ減衰回路及び水平圧縮回路に
夫々独立したメモリが必要であるという欠点があった。
【００１５】本発明はこのような従来の問題点に鑑みて
なされたものであって、メモリを共用することのできる
水平圧縮回路及びノイズ減衰回路を実現することを目的
とする。
なされたものであって、メモリを共用することのできる
水平圧縮回路及びノイズ減衰回路を実現することを目的
とする。
【００１６】
【課題を解決するための手段】本願の請求項１記載の発
明は、映像信号を水平走査ラインのサンプリング点に対
応して記憶するメモリと、メモリから読み出された特定
水平走査ラインより１水平走査ライン前の映像信号を、
特定水平走査ラインの映像信号から減算する第１の減算
回路と、第１の減算回路の出力に第１の設定値を乗算す
る第１の乗算回路と、特定水平走査ラインの映像信号か
ら第１の乗算回路の信号を減算し、この減算結果をメモ
リに出力する第２の減算回路と、水平走査ラインの映像
信号をサンプリングするパルスを計数し、メモリの書込
アドレスを生成するカウンタと、カウンタの出力信号に
第１の設定値を乗算する第２の乗算回路と、第２の乗算
回路の出力信号の整数部にカウンタの出力信号を加算
し、第１の読出アドレスを出力する第１の加算回路と、
第１の加算回路の出力に定数を加算し、第２の読出アド
レスを出力する第２の加算回路と、カウンタの出力する
書込アドレス、第１の加算回路の出力する第１の読出ア
ドレス、第２の加算回路の出力する第２の読出アドレス
を夫々セレクト信号で切換え、それらの信号をメモリに
与えるセレクタと、を具備することを特徴とするもので
ある。
明は、映像信号を水平走査ラインのサンプリング点に対
応して記憶するメモリと、メモリから読み出された特定
水平走査ラインより１水平走査ライン前の映像信号を、
特定水平走査ラインの映像信号から減算する第１の減算
回路と、第１の減算回路の出力に第１の設定値を乗算す
る第１の乗算回路と、特定水平走査ラインの映像信号か
ら第１の乗算回路の信号を減算し、この減算結果をメモ
リに出力する第２の減算回路と、水平走査ラインの映像
信号をサンプリングするパルスを計数し、メモリの書込
アドレスを生成するカウンタと、カウンタの出力信号に
第１の設定値を乗算する第２の乗算回路と、第２の乗算
回路の出力信号の整数部にカウンタの出力信号を加算
し、第１の読出アドレスを出力する第１の加算回路と、
第１の加算回路の出力に定数を加算し、第２の読出アド
レスを出力する第２の加算回路と、カウンタの出力する
書込アドレス、第１の加算回路の出力する第１の読出ア
ドレス、第２の加算回路の出力する第２の読出アドレス
を夫々セレクト信号で切換え、それらの信号をメモリに
与えるセレクタと、を具備することを特徴とするもので
ある。
【００１７】本願の請求項２記載の発明は、映像信号を
水平走査ラインのサンプリング点に対応して記憶するメ
モリと、水平走査ラインの映像信号をサンプリングする
パルスを計数し、メモリの書込アドレスを生成するカウ
ンタと、カウンタの出力信号に第１の設定値を乗算する
第２の乗算回路と、第２の乗算回路の出力信号の整数部
にカウンタの出力信号を加算し、第１の読出アドレスを
出力する第１の加算回路と、第１の加算回路の出力に定
数を加算し、第２の読出アドレスを出力する第２の加算
回路と、カウンタの出力する書込アドレス、第１の加算
回路の出力する第１の読出アドレス、第２の加算回路の
出力する第２の読出アドレスを夫々セレクト信号で切換
えるセレクタと、第２の読出アドレスにより読出される
メモリの第２の出力信号から、第１の読出アドレスによ
り読出されるメモリの第１の出力信号を減算する第３の
減算回路と、第３の減算回路の出力信号に第２の乗算回
路の出力信号のうち小数部を乗算する第３の乗算回路
と、第３の乗算回路の出力信号にメモリの出力する第１
の出力信号を加算する第３の加算回路と、を具備するこ
とを特徴とするものである。
水平走査ラインのサンプリング点に対応して記憶するメ
モリと、水平走査ラインの映像信号をサンプリングする
パルスを計数し、メモリの書込アドレスを生成するカウ
ンタと、カウンタの出力信号に第１の設定値を乗算する
第２の乗算回路と、第２の乗算回路の出力信号の整数部
にカウンタの出力信号を加算し、第１の読出アドレスを
出力する第１の加算回路と、第１の加算回路の出力に定
数を加算し、第２の読出アドレスを出力する第２の加算
回路と、カウンタの出力する書込アドレス、第１の加算
回路の出力する第１の読出アドレス、第２の加算回路の
出力する第２の読出アドレスを夫々セレクト信号で切換
えるセレクタと、第２の読出アドレスにより読出される
メモリの第２の出力信号から、第１の読出アドレスによ
り読出されるメモリの第１の出力信号を減算する第３の
減算回路と、第３の減算回路の出力信号に第２の乗算回
路の出力信号のうち小数部を乗算する第３の乗算回路
と、第３の乗算回路の出力信号にメモリの出力する第１
の出力信号を加算する第３の加算回路と、を具備するこ
とを特徴とするものである。
【００１８】本願の請求項３記載の発明は、映像信号を
水平走査ラインのサンプリング点に対応して記憶するメ
モリと、メモリから読み出された特定水平走査ラインよ
り１水平走査ライン前の映像信号を、特定水平走査ライ
ンの映像信号から減算する第１の減算回路と、第１の減
算回路の出力に第１の設定値を乗算する第１の乗算回路
と、特定水平走査ラインの映像信号から第１の乗算回路
の信号を減算し、この減算結果をメモリに出力する第２
の減算回路と、水平走査ラインの映像信号をサンプリン
グするパルスを計数し、メモリの書込アドレスを生成す
るカウンタと、カウンタの出力信号に第１の設定値を乗
算する第２の乗算回路と、第２の乗算回路の出力信号の
整数部にカウンタの出力信号を加算し、第１の読出アド
レスを出力する第１の加算回路と、第１の加算回路の出
力に定数を加算し、第２の読出アドレスを出力する第２
の加算回路と、カウンタの出力する書込アドレス、第１
の加算回路の出力する第１の読出アドレス、第２の加算
回路の出力する第２の読出アドレスを夫々セレクト信号
で切換えるセレクタと、第２の読出アドレスにより読出
されるメモリの第２の出力信号から、第１の読出アドレ
スにより読出されるメモリの第１の出力信号を減算する
第３の減算回路と、第３の減算回路の出力信号に第２の
乗算回路の出力信号のうち小数部を乗算する第３の乗算
回路と、第３の乗算回路の出力信号にメモリの出力する
第１の出力信号を加算する第３の加算回路と、を具備す
ることを特徴とするものである。
水平走査ラインのサンプリング点に対応して記憶するメ
モリと、メモリから読み出された特定水平走査ラインよ
り１水平走査ライン前の映像信号を、特定水平走査ライ
ンの映像信号から減算する第１の減算回路と、第１の減
算回路の出力に第１の設定値を乗算する第１の乗算回路
と、特定水平走査ラインの映像信号から第１の乗算回路
の信号を減算し、この減算結果をメモリに出力する第２
の減算回路と、水平走査ラインの映像信号をサンプリン
グするパルスを計数し、メモリの書込アドレスを生成す
るカウンタと、カウンタの出力信号に第１の設定値を乗
算する第２の乗算回路と、第２の乗算回路の出力信号の
整数部にカウンタの出力信号を加算し、第１の読出アド
レスを出力する第１の加算回路と、第１の加算回路の出
力に定数を加算し、第２の読出アドレスを出力する第２
の加算回路と、カウンタの出力する書込アドレス、第１
の加算回路の出力する第１の読出アドレス、第２の加算
回路の出力する第２の読出アドレスを夫々セレクト信号
で切換えるセレクタと、第２の読出アドレスにより読出
されるメモリの第２の出力信号から、第１の読出アドレ
スにより読出されるメモリの第１の出力信号を減算する
第３の減算回路と、第３の減算回路の出力信号に第２の
乗算回路の出力信号のうち小数部を乗算する第３の乗算
回路と、第３の乗算回路の出力信号にメモリの出力する
第１の出力信号を加算する第３の加算回路と、を具備す
ることを特徴とするものである。
【００１９】
【作用】このような特徴を有する本願の請求項１の発明
によれば、映像信号が与えられると、メモリは水平走査
ラインのサンプリング点に対応して映像信号を記憶す
る。第１の減算回路は、メモリから読み出された特定水
平走査ラインより１水平走査ライン前の映像信号を、特
定水平走査ラインの映像信号から減算する。第１の乗算
回路は、第１の減算回路の出力に第１の設定値を乗算す
る。第２の減算回路は、特定水平走査ラインの映像信号
から第１の乗算回路の信号を減算し、この減算結果を再
びメモリに格納する。一方、カウンタは映像信号のサン
プリングパルスを計数し、メモリの書込アドレスを生成
する。第２の乗算回路はカウンタの出力信号に第１の設
定値を乗算する。第１の加算回路は、第２の乗算回路の
出力信号の整数部にカウンタの出力信号を加算し、第１
の読出アドレスを出力する。第２の加算回路は第１の加
算回路の出力に定数を加算し、第２の読出アドレスを出
力する。そしてセレクタは、カウンタの出力する書込ア
ドレス、第１の加算回路の出力する第１の読出アドレ
ス、第２の加算回路の出力する第２の読出アドレスを夫
々セレクト信号で切換え、それらの信号をメモリに与え
る。こうすると後続の水平圧縮回路とメモリを共用して
ノイズの減衰された映像信号が得られる。
によれば、映像信号が与えられると、メモリは水平走査
ラインのサンプリング点に対応して映像信号を記憶す
る。第１の減算回路は、メモリから読み出された特定水
平走査ラインより１水平走査ライン前の映像信号を、特
定水平走査ラインの映像信号から減算する。第１の乗算
回路は、第１の減算回路の出力に第１の設定値を乗算す
る。第２の減算回路は、特定水平走査ラインの映像信号
から第１の乗算回路の信号を減算し、この減算結果を再
びメモリに格納する。一方、カウンタは映像信号のサン
プリングパルスを計数し、メモリの書込アドレスを生成
する。第２の乗算回路はカウンタの出力信号に第１の設
定値を乗算する。第１の加算回路は、第２の乗算回路の
出力信号の整数部にカウンタの出力信号を加算し、第１
の読出アドレスを出力する。第２の加算回路は第１の加
算回路の出力に定数を加算し、第２の読出アドレスを出
力する。そしてセレクタは、カウンタの出力する書込ア
ドレス、第１の加算回路の出力する第１の読出アドレ
ス、第２の加算回路の出力する第２の読出アドレスを夫
々セレクト信号で切換え、それらの信号をメモリに与え
る。こうすると後続の水平圧縮回路とメモリを共用して
ノイズの減衰された映像信号が得られる。
【００２０】又本願の請求項２の発明によれば、映像信
号が与えられると、メモリは水平走査ラインのサンプリ
ング点に対応して映像信号を記憶する。カウンタは映像
信号のサンプリングパルスを計数し、メモリの書込アド
レスを生成する。第２の乗算回路はカウンタの出力信号
に第１の設定値を乗算する。第１の加算回路は、第２の
乗算回路の出力信号の整数部にカウンタの出力信号を加
算し、第１の読出アドレスを出力する。第２の加算回路
は第１の加算回路の出力に定数を加算し、第２の読出ア
ドレスを出力する。そしてセレクタは、書込アドレス、
第１の読出アドレス、第２の読出アドレスを夫々セレク
ト信号で切換え、それらの信号をメモリに与える。第３
の減算回路は、第２の読出アドレスにより読出されるメ
モリの第２の出力信号から、第１の読出アドレスにより
読出されるメモリの第１の出力信号を減算する。第３の
乗算回路は、第３の減算回路の出力信号に第２の乗算回
路の出力信号のうち小数部を乗算する。そして第３の加
算回路は、第３の乗算回路の出力信号にメモリの出力す
る第１の出力信号を加算する。こうすると前段のノイズ
減衰回路とメモリを共用することができる。更に映像信
号は第１の設定値に対応した圧縮率に圧縮され、アスペ
ク比の異なる表示装置に画質を劣化させることなく画像
を表示できる。
号が与えられると、メモリは水平走査ラインのサンプリ
ング点に対応して映像信号を記憶する。カウンタは映像
信号のサンプリングパルスを計数し、メモリの書込アド
レスを生成する。第２の乗算回路はカウンタの出力信号
に第１の設定値を乗算する。第１の加算回路は、第２の
乗算回路の出力信号の整数部にカウンタの出力信号を加
算し、第１の読出アドレスを出力する。第２の加算回路
は第１の加算回路の出力に定数を加算し、第２の読出ア
ドレスを出力する。そしてセレクタは、書込アドレス、
第１の読出アドレス、第２の読出アドレスを夫々セレク
ト信号で切換え、それらの信号をメモリに与える。第３
の減算回路は、第２の読出アドレスにより読出されるメ
モリの第２の出力信号から、第１の読出アドレスにより
読出されるメモリの第１の出力信号を減算する。第３の
乗算回路は、第３の減算回路の出力信号に第２の乗算回
路の出力信号のうち小数部を乗算する。そして第３の加
算回路は、第３の乗算回路の出力信号にメモリの出力す
る第１の出力信号を加算する。こうすると前段のノイズ
減衰回路とメモリを共用することができる。更に映像信
号は第１の設定値に対応した圧縮率に圧縮され、アスペ
ク比の異なる表示装置に画質を劣化させることなく画像
を表示できる。
【００２１】更に本願の請求項３の発明によれば、メモ
リと、セレクタの出力する書込アドレス及び読出アドレ
スを共用して使用することができ、請求項１，２の作用
に加えて、回路構成の簡単なノイズ減衰機能を有する水
平圧縮回路が得られる。
リと、セレクタの出力する書込アドレス及び読出アドレ
スを共用して使用することができ、請求項１，２の作用
に加えて、回路構成の簡単なノイズ減衰機能を有する水
平圧縮回路が得られる。
【００２２】
【実施例】本発明の一実施例におけるノイズ減衰回路及
び水平圧縮回路について図１を参照しつつ説明する。図
１は本実施例のノイズ減衰回路及び水平圧縮回路の構成
を示すブロック図である。尚ノイズ減衰回路には第１の
減算回路１，第１の乗算回路２，第２の減算回路３が設
けられていることは従来例と同一である。更にアドレス
発生回路１２には従来例と同一のカウンタ７，第２の乗
算回路８，第１の加算回路９，第２の加算回路１０，セ
レクタ１１が設けられている。又水平圧縮回路に含まれ
る補間フィルタ１６には、第３の減算回路１３，第３の
乗算回路１４，第３の加算回路１５が従来例と同様に設
けられている。
び水平圧縮回路について図１を参照しつつ説明する。図
１は本実施例のノイズ減衰回路及び水平圧縮回路の構成
を示すブロック図である。尚ノイズ減衰回路には第１の
減算回路１，第１の乗算回路２，第２の減算回路３が設
けられていることは従来例と同一である。更にアドレス
発生回路１２には従来例と同一のカウンタ７，第２の乗
算回路８，第１の加算回路９，第２の加算回路１０，セ
レクタ１１が設けられている。又水平圧縮回路に含まれ
る補間フィルタ１６には、第３の減算回路１３，第３の
乗算回路１４，第３の加算回路１５が従来例と同様に設
けられている。
【００２３】メモリ２０は、従来例と異なり映像の入力
信号ｄを保持し、セレクタ１１から出力されるアドレス
信号により第１〜第３の出力信号Ｄ１（ｎ）〜Ｄ３
（ｎ）を夫々出力するメモリである。メモリ２０は１ラ
インの映像信号を格納するメモリで、例えばデュアルポ
ートメモリにより構成される。出力信号Ｄ１（ｎ）は１
ラインをｎでサンプリングした映像信号であり、メモリ
２０から遅延することなく読出アドレスＡ１（ｎ）で読
出される信号である。出力信号Ｄ２（ｎ）は出力信号Ｄ
１（ｎ）より１サンプリング点遅延した映像信号であ
る。第３の出力信号Ｄ３（ｎ）は減算回路３の出力する
信号ｄを１ライン遅延したものである。第３の出力信号
Ｄ３（ｎ）は、減算回路１の減算入力端に与えられる。
又カウンタ７はカウント出力ｅを書込アドレスＡＷ
（ｎ）及び読出アドレスＡ３（ｎ）としてセレクタ１１
に与える。
信号ｄを保持し、セレクタ１１から出力されるアドレス
信号により第１〜第３の出力信号Ｄ１（ｎ）〜Ｄ３
（ｎ）を夫々出力するメモリである。メモリ２０は１ラ
インの映像信号を格納するメモリで、例えばデュアルポ
ートメモリにより構成される。出力信号Ｄ１（ｎ）は１
ラインをｎでサンプリングした映像信号であり、メモリ
２０から遅延することなく読出アドレスＡ１（ｎ）で読
出される信号である。出力信号Ｄ２（ｎ）は出力信号Ｄ
１（ｎ）より１サンプリング点遅延した映像信号であ
る。第３の出力信号Ｄ３（ｎ）は減算回路３の出力する
信号ｄを１ライン遅延したものである。第３の出力信号
Ｄ３（ｎ）は、減算回路１の減算入力端に与えられる。
又カウンタ７はカウント出力ｅを書込アドレスＡＷ
（ｎ）及び読出アドレスＡ３（ｎ）としてセレクタ１１
に与える。
【００２４】このように構成された本実施例のノイズ減
衰回路及び水平圧縮回路の動作について図２，図６，図
８，図９を用いて説明する。尚従来例と同一の動作の説
明は簡略に行う。図２はアドレス発生回路１２の動作を
示すタイミング図である。
衰回路及び水平圧縮回路の動作について図２，図６，図
８，図９を用いて説明する。尚従来例と同一の動作の説
明は簡略に行う。図２はアドレス発生回路１２の動作を
示すタイミング図である。
【００２５】まず減算回路１は、映像の入力信号ａか
ら、メモリ２０に格納された１ライン前の第３の出力信
号Ｄ３（ｎ）を読出し減算する。このときアドレス発生
回路１２は図２（２），図８及び図９（１）に示すよう
なアドレス信号を発生しており、図２（６）に示す書込
パルスにより信号の読出し及び書込みを行う。図２
（６）に示すように書込パルスの周期をＴとすると、０
Ｔ〜3/4 Ｔが信号の読出期間であり、3/4 Ｔ〜１Ｔまで
が書込期間としている。図１のセレクタ１１にセレクト
信号が与えられると、図２（２）〜（４）に示すアドレ
スの信号が順次選択され、図２（５）に示す期間で各ア
ドレス信号がメモリ２０に与えられる。
ら、メモリ２０に格納された１ライン前の第３の出力信
号Ｄ３（ｎ）を読出し減算する。このときアドレス発生
回路１２は図２（２），図８及び図９（１）に示すよう
なアドレス信号を発生しており、図２（６）に示す書込
パルスにより信号の読出し及び書込みを行う。図２
（６）に示すように書込パルスの周期をＴとすると、０
Ｔ〜3/4 Ｔが信号の読出期間であり、3/4 Ｔ〜１Ｔまで
が書込期間としている。図１のセレクタ１１にセレクト
信号が与えられると、図２（２）〜（４）に示すアドレ
スの信号が順次選択され、図２（５）に示す期間で各ア
ドレス信号がメモリ２０に与えられる。
【００２６】図６（１）に示すようなランダム性のノイ
ズが寄生した入力信号ａが入力されると、減算回路１は
入力信号ａからメモリ２０に保持された１ライン前の信
号Ｄ３（ｎ）を減算し、図６（３）に示すような信号ｂ
を出力する。
ズが寄生した入力信号ａが入力されると、減算回路１は
入力信号ａからメモリ２０に保持された１ライン前の信
号Ｄ３（ｎ）を減算し、図６（３）に示すような信号ｂ
を出力する。
【００２７】次に乗算回路２は、設定値Ｂを例えば１／
２とすると、図６（４）に示すような信号ｃを生成す
る。そして減算回路３は入力信号ａから信号ｃを減算
し、図６（５）に示すような信号ｄを生成する。アドレ
ス発生回路１２は、メモリ２０に図２（１）に示すよう
な入力信号ｄが与えられると、アドレス信号を発生し、
書込パルスがＬレベルのとき書込みを行い、信号ｄをメ
モリ２０に格納する。
２とすると、図６（４）に示すような信号ｃを生成す
る。そして減算回路３は入力信号ａから信号ｃを減算
し、図６（５）に示すような信号ｄを生成する。アドレ
ス発生回路１２は、メモリ２０に図２（１）に示すよう
な入力信号ｄが与えられると、アドレス信号を発生し、
書込パルスがＬレベルのとき書込みを行い、信号ｄをメ
モリ２０に格納する。
【００２８】さて乗算回路８の設定値Ａを１／３に設定
すると、乗算回路８の出力する信号の整数部ｆ及び小数
部ｇは、加算回路９及び乗算回路１４に夫々出力され
る。次に加算回路９はカウンタ出力ｅと整数部ｆを加算
し、読出アドレスＡ１（ｎ）を生成する。又加算回路１
０も読出アドレスＡ１（ｎ）に１を加算し、読出アドレ
スＡ２（ｎ）を生成する。
すると、乗算回路８の出力する信号の整数部ｆ及び小数
部ｇは、加算回路９及び乗算回路１４に夫々出力され
る。次に加算回路９はカウンタ出力ｅと整数部ｆを加算
し、読出アドレスＡ１（ｎ）を生成する。又加算回路１
０も読出アドレスＡ１（ｎ）に１を加算し、読出アドレ
スＡ２（ｎ）を生成する。
【００２９】このときセレクタ１１はセレクト信号によ
り書込及び読出アドレスを順次切換え、図２（５）に示
すアドレス信号を夫々出力する。次にメモリ２０に読出
アドレスＡ１（ｎ），Ａ２（ｎ）が夫々与えられると、
出力信号Ｄ１（ｎ）及びＤ２（ｎ）が夫々読出される。
このとき減算回路１３は出力信号Ｄ２（ｎ）からＤ１
（ｎ）の減算を行い、信号ｈを生成する。信号ｈは更に
乗算回路１４に入力され、乗算回路８の出力する小数部
ｇとの乗算が行われる。そして乗算回路１４は信号ｉを
生成する。加算回路１５は第１の出力信号Ｄ１（ｎ）と
信号ｉを加算し、図８及び図９（１０）に示すような出
力信号ｊを水平圧縮出力として生成する。
り書込及び読出アドレスを順次切換え、図２（５）に示
すアドレス信号を夫々出力する。次にメモリ２０に読出
アドレスＡ１（ｎ），Ａ２（ｎ）が夫々与えられると、
出力信号Ｄ１（ｎ）及びＤ２（ｎ）が夫々読出される。
このとき減算回路１３は出力信号Ｄ２（ｎ）からＤ１
（ｎ）の減算を行い、信号ｈを生成する。信号ｈは更に
乗算回路１４に入力され、乗算回路８の出力する小数部
ｇとの乗算が行われる。そして乗算回路１４は信号ｉを
生成する。加算回路１５は第１の出力信号Ｄ１（ｎ）と
信号ｉを加算し、図８及び図９（１０）に示すような出
力信号ｊを水平圧縮出力として生成する。
【００３０】図１０（１）に示すように入力信号ｄをラ
ンプ信号とすると、図１０（２）に示すように出力信号
ｊは、サンプリング点が0.75に圧縮される。設定値Ａを
１／３に設定すると、図８及び図９（４），（６）に示
すようにアドレス３，７，１１，１５・・・の信号が削
減された圧縮信号が出力され、アドレス３，７，１１，
１５・・・の情報が消失する。しかし補間フィルタ１６
を用いて信号を補間処理することにより、図１０（２）
に示すようにランプ信号のレベル変化が直線状となるよ
うに補正され、出力信号ｊが生成される。このようにし
て１つのメモリ２０と共通のアドレス発生回路１２を用
いることにより、圧縮率が任意となる映像信号が出力さ
れる。
ンプ信号とすると、図１０（２）に示すように出力信号
ｊは、サンプリング点が0.75に圧縮される。設定値Ａを
１／３に設定すると、図８及び図９（４），（６）に示
すようにアドレス３，７，１１，１５・・・の信号が削
減された圧縮信号が出力され、アドレス３，７，１１，
１５・・・の情報が消失する。しかし補間フィルタ１６
を用いて信号を補間処理することにより、図１０（２）
に示すようにランプ信号のレベル変化が直線状となるよ
うに補正され、出力信号ｊが生成される。このようにし
て１つのメモリ２０と共通のアドレス発生回路１２を用
いることにより、圧縮率が任意となる映像信号が出力さ
れる。
【００３１】
【発明の効果】以上詳細に説明したように本願の請求項
１〜３の発明によれば、ノイズ減衰回路と水平圧縮回路
に必要なメモリ及びアドレス発生回路を共用したことに
より、ノイズ減衰回路と水平圧縮回路の構成を簡単にす
ることができる。又第１の設定値を選択することによ
り、ノイズ特性に応じたノイズ減衰効果が得られる。又
第２の設定値を設定することにより、任意の圧縮率を有
する映像信号が得られ、アスペクト比の異なるデイスプ
レイに画像品質を落とすことなく画像を表示できるとい
う効果が得られる。
１〜３の発明によれば、ノイズ減衰回路と水平圧縮回路
に必要なメモリ及びアドレス発生回路を共用したことに
より、ノイズ減衰回路と水平圧縮回路の構成を簡単にす
ることができる。又第１の設定値を選択することによ
り、ノイズ特性に応じたノイズ減衰効果が得られる。又
第２の設定値を設定することにより、任意の圧縮率を有
する映像信号が得られ、アスペクト比の異なるデイスプ
レイに画像品質を落とすことなく画像を表示できるとい
う効果が得られる。
【図１】本発明の一実施例におけるノイズ減衰回路及び
水平圧縮回路の構成を示すブロック図である。
水平圧縮回路の構成を示すブロック図である。
【図２】本実施例のノイズ減衰回路及び水平圧縮回路に
含まれるアドレス発生回路の動作を示すタイミング図で
ある。
含まれるアドレス発生回路の動作を示すタイミング図で
ある。
【図３】従来のノイズ減衰回路の構成例を示すブロック
図である。
図である。
【図４】従来の水平圧縮回路の構成例を示すブロック図
である。
である。
【図５】従来のノイズ減衰回路に含まれるアドレス発生
回路の動作を示すタイミング図である。
回路の動作を示すタイミング図である。
【図６】ノイズ減衰回路の動作を示す信号波形図であ
る。
る。
【図７】従来の水平圧縮回路に含まれるアドレス発生回
路の動作を示すタイミング図である。
路の動作を示すタイミング図である。
【図８】従来例及び本実施例のノイズ減衰回路及び水平
圧縮回路の動作を示すタイミング図（その１）である。
圧縮回路の動作を示すタイミング図（その１）である。
【図９】従来例及び本実施例のノイズ減衰回路及び水平
圧縮回路の動作を示すタイミング図（その２）である。
圧縮回路の動作を示すタイミング図（その２）である。
【図１０】従来例及び本実施例の水平圧縮回路の動作を
示す説明図である。
示す説明図である。
１ 第１の減算回路 ２ 第１の乗算回路 ３ 第２の減算回路 ７ カウンタ ８ 第２の乗算回路 ９ 第１の加算回路 １０ 第２の加算回路 １１ セレクタ １２ アドレス発生回路 １３ 第３の減算回路 １４ 第３の乗算回路 １５ 第３の加算回路 １６ 補間フィルタ ２０ メモリ
Claims (3)
- 【請求項１】 映像信号を水平走査ラインのサンプリン
グ点に対応して記憶するメモリと、 前記メモリから読み出された特定水平走査ラインより１
水平走査ライン前の映像信号を、前記特定水平走査ライ
ンの映像信号から減算する第１の減算回路と、 前記第１の減算回路の出力に第１の設定値を乗算する第
１の乗算回路と、 前記特定水平走査ラインの映像信号から第１の乗算回路
の信号を減算し、この減算結果を前記メモリに出力する
第２の減算回路と、 水平走査ラインの映像信号をサンプリングするパルスを
計数し、前記メモリの書込アドレスを生成するカウンタ
と、 前記カウンタの出力信号に第１の設定値を乗算する第２
の乗算回路と、 前記第２の乗算回路の出力信号の整数部に前記カウンタ
の出力信号を加算し、第１の読出アドレスを出力する第
１の加算回路と、 前記第１の加算回路の出力に定数を加算し、第２の読出
アドレスを出力する第２の加算回路と、 前記カウンタの出力する書込アドレス、前記第１の加算
回路の出力する第１の読出アドレス、前記第２の加算回
路の出力する第２の読出アドレスを夫々セレクト信号で
切換え、それらの信号を前記メモリに与えるセレクタ
と、を具備することを特徴とするノイズ減衰回路。 - 【請求項２】 映像信号を水平走査ラインのサンプリン
グ点に対応して記憶するメモリと、 水平走査ラインの映像信号をサンプリングするパルスを
計数し、前記メモリの書込アドレスを生成するカウンタ
と、 前記カウンタの出力信号に第１の設定値を乗算する第２
の乗算回路と、 前記第２の乗算回路の出力信号の整数部に前記カウンタ
の出力信号を加算し、第１の読出アドレスを出力する第
１の加算回路と、 前記第１の加算回路の出力に定数を加算し、第２の読出
アドレスを出力する第２の加算回路と、 前記カウンタの出力する書込アドレス、前記第１の加算
回路の出力する第１の読出アドレス、前記第２の加算回
路の出力する第２の読出アドレスを夫々セレクト信号で
切換えるセレクタと、 第２の読出アドレスにより読出される前記メモリの第２
の出力信号から、第１の読出アドレスにより読出される
前記メモリの第１の出力信号を減算する第３の減算回路
と、 前記第３の減算回路の出力信号に前記第２の乗算回路の
出力信号のうち小数部を乗算する第３の乗算回路と、 前記第３の乗算回路の出力信号に前記メモリの出力する
第１の出力信号を加算する第３の加算回路と、を具備す
ることを特徴とする水平圧縮回路。 - 【請求項３】 映像信号を水平走査ラインのサンプリン
グ点に対応して記憶するメモリと、 前記メモリから読み出された特定水平走査ラインより１
水平走査ライン前の映像信号を、前記特定水平走査ライ
ンの映像信号から減算する第１の減算回路と、 前記第１の減算回路の出力に第１の設定値を乗算する第
１の乗算回路と、 前記特定水平走査ラインの映像信号から第１の乗算回路
の信号を減算し、この減算結果を前記メモリに出力する
第２の減算回路と、 水平走査ラインの映像信号をサンプリングするパルスを
計数し、前記メモリの書込アドレスを生成するカウンタ
と、 前記カウンタの出力信号に第１の設定値を乗算する第２
の乗算回路と、 前記第２の乗算回路の出力信号の整数部に前記カウンタ
の出力信号を加算し、第１の読出アドレスを出力する第
１の加算回路と、 前記第１の加算回路の出力に定数を加算し、第２の読出
アドレスを出力する第２の加算回路と、 前記カウンタの出力する書込アドレス、前記第１の加算
回路の出力する第１の読出アドレス、前記第２の加算回
路の出力する第２の読出アドレスを夫々セレクト信号で
切換えるセレクタと、 第２の読出アドレスにより読出される前記メモリの第２
の出力信号から、第１の読出アドレスにより読出される
前記メモリの第１の出力信号を減算する第３の減算回路
と、 前記第３の減算回路の出力信号に前記第２の乗算回路の
出力信号のうち小数部を乗算する第３の乗算回路と、 前記第３の乗算回路の出力信号に前記メモリの出力する
第１の出力信号を加算する第３の加算回路と、を具備す
ることを特徴とするノイズ減衰機能を有する水平圧縮回
路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233077A JPH0662335A (ja) | 1992-08-06 | 1992-08-06 | 水平圧縮回路及びノイズ減衰回路 |
| TW088208787U TW385947U (en) | 1992-08-06 | 1993-07-06 | Video signal converting device and noise eliminator |
| KR1019930015153A KR970002698B1 (ko) | 1992-08-06 | 1993-08-05 | 영상신호변환장치 및 이와 협동하는 잡음저감장치 |
| EP93112604A EP0582305B1 (en) | 1992-08-06 | 1993-08-05 | Video signal converting device and noise eliminator |
| CN93109653A CN1053548C (zh) | 1992-08-06 | 1993-08-05 | 视频信号变换装置及其中使用的噪声抑制器 |
| DE69315906T DE69315906T2 (de) | 1992-08-06 | 1993-08-05 | Vorrichtung zur Videosignal-Umwandlung und Rauschunterdrückung |
| US08/103,456 US5459525A (en) | 1992-08-06 | 1993-08-06 | Video signal converting device and noise eliminator used therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233077A JPH0662335A (ja) | 1992-08-06 | 1992-08-06 | 水平圧縮回路及びノイズ減衰回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0662335A true JPH0662335A (ja) | 1994-03-04 |
Family
ID=16949445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4233077A Pending JPH0662335A (ja) | 1992-08-06 | 1992-08-06 | 水平圧縮回路及びノイズ減衰回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0662335A (ja) |
-
1992
- 1992-08-06 JP JP4233077A patent/JPH0662335A/ja active Pending
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