JPH0678277A - 映像信号圧縮装置 - Google Patents
映像信号圧縮装置Info
- Publication number
- JPH0678277A JPH0678277A JP4229618A JP22961892A JPH0678277A JP H0678277 A JPH0678277 A JP H0678277A JP 4229618 A JP4229618 A JP 4229618A JP 22961892 A JP22961892 A JP 22961892A JP H0678277 A JPH0678277 A JP H0678277A
- Authority
- JP
- Japan
- Prior art keywords
- output
- line memory
- video signal
- multiplier
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Television Systems (AREA)
Abstract
(57)【要約】
【目的】 本発明は、テレビ受像機、ビデオテ−プレコ
−ダやビデオプロジェクタの映像信号を水平方向に圧縮
する映像信号圧縮装置に関するもので、１種類のクロッ
クですべての信号処理を行うことにより、クロック発生
回路を簡単に構成し、クロック妨害対策も簡単に行うこ
とを目的とする。 【構成】 ラインメモリと補間フィルタとアドレス発生
回路から構成された回路により、入力映像信号をアドレ
ス０から順次ラインメモリに記憶し、その記憶されたデ
−タをアドレス発生回路で指定するアドレスとその隣の
アドレスのデ−タを読みだし、補間フィルタでその２つ
のデ−タを補間することによって、１種類のクロックだ
けで、水平方向に圧縮された信号を得ることができる。
−ダやビデオプロジェクタの映像信号を水平方向に圧縮
する映像信号圧縮装置に関するもので、１種類のクロッ
クですべての信号処理を行うことにより、クロック発生
回路を簡単に構成し、クロック妨害対策も簡単に行うこ
とを目的とする。 【構成】 ラインメモリと補間フィルタとアドレス発生
回路から構成された回路により、入力映像信号をアドレ
ス０から順次ラインメモリに記憶し、その記憶されたデ
−タをアドレス発生回路で指定するアドレスとその隣の
アドレスのデ−タを読みだし、補間フィルタでその２つ
のデ−タを補間することによって、１種類のクロックだ
けで、水平方向に圧縮された信号を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、テレビ受像機、ビデオ
テ−プレコ−ダやビデオプロジェクタの映像信号を水平
方向に圧縮する映像信号圧縮装置に関するものである。
テ−プレコ−ダやビデオプロジェクタの映像信号を水平
方向に圧縮する映像信号圧縮装置に関するものである。
【０００２】
【従来の技術】近年、ハイビジョンテレビ受像機などア
スペクト比１６：９のディスプレイが普及してきてい
る。この１６：９のディスプレイに通常の４：３の映像
信号を表示した場合、（図９（ａ））のように本当は真
円の映像が横長になってしまうため、（図９（ｂ））の
ように水平方向に圧縮しなければならない。そこで、圧
縮するための映像信号圧縮装置が重要視されている。
スペクト比１６：９のディスプレイが普及してきてい
る。この１６：９のディスプレイに通常の４：３の映像
信号を表示した場合、（図９（ａ））のように本当は真
円の映像が横長になってしまうため、（図９（ｂ））の
ように水平方向に圧縮しなければならない。そこで、圧
縮するための映像信号圧縮装置が重要視されている。
【０００３】以下、（図７）を用いて従来の映像信号圧
縮装置を説明する。（図７）は従来例の映像信号圧縮装
置の構成を示すものである。（図７）において、１は入
力映像信号のデジタルデ−タを書き込みクロックに同期
して記憶し、読みだしクロックに同期して出力するライ
ンメモリである。２は書き込みクロックと読みだしクロ
ックを発生するクロック発生回路である。
縮装置を説明する。（図７）は従来例の映像信号圧縮装
置の構成を示すものである。（図７）において、１は入
力映像信号のデジタルデ−タを書き込みクロックに同期
して記憶し、読みだしクロックに同期して出力するライ
ンメモリである。２は書き込みクロックと読みだしクロ
ックを発生するクロック発生回路である。
【０００４】以上のように構成された映像信号圧縮装置
について、以下、（図８）を用いて、その動作について
説明する。
について、以下、（図８）を用いて、その動作について
説明する。
【０００５】まず、（図８（ａ））のような入力映像信
号のデジタルデ−タをラインメモリ２に記憶する。次に
このデジタルデ−タを読み出す。このとき、書き込みの
クロックよりも速いクロックで読み出しを行えば、（図
８（ｂ））のように圧縮された信号が得られる。このラ
インメモリを動かすクロックはクロック発生回路２で発
生される。
号のデジタルデ−タをラインメモリ２に記憶する。次に
このデジタルデ−タを読み出す。このとき、書き込みの
クロックよりも速いクロックで読み出しを行えば、（図
８（ｂ））のように圧縮された信号が得られる。このラ
インメモリを動かすクロックはクロック発生回路２で発
生される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、書き込みクロックと読みだしクロック
の２種類のクロックが必要であり、クロック発生回路や
クロック妨害対策がそれぞれについて必要になり、回路
が複雑かつ大きくなるという問題があった。
ような構成では、書き込みクロックと読みだしクロック
の２種類のクロックが必要であり、クロック発生回路や
クロック妨害対策がそれぞれについて必要になり、回路
が複雑かつ大きくなるという問題があった。
【０００７】本発明は上述の問題点に鑑み、書き込みも
読み出しも同一のクロックで行うことにより、クロック
発生回路が簡単に構成でき、クロック妨害対策も簡単に
行える映像信号圧縮装置を提供するものである。
読み出しも同一のクロックで行うことにより、クロック
発生回路が簡単に構成でき、クロック妨害対策も簡単に
行える映像信号圧縮装置を提供するものである。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、本発明の映像信号圧縮装置は、ラインメモリと補間
フィルタとアドレス発生回路から構成されている。
に、本発明の映像信号圧縮装置は、ラインメモリと補間
フィルタとアドレス発生回路から構成されている。
【０００９】
【作用】この構成によって、本発明は、入力映像信号を
アドレス０から順次ラインメモリに記憶し、その記憶さ
れたデ−タをアドレス発生回路で指定するアドレスＡn
とその隣のアドレスＡn+1 のデ−タを読みだし、補間フ
ィルタでその２つのデ−タを補間することによって、１
つのクロックで圧縮された信号が得られる。
アドレス０から順次ラインメモリに記憶し、その記憶さ
れたデ−タをアドレス発生回路で指定するアドレスＡn
とその隣のアドレスＡn+1 のデ−タを読みだし、補間フ
ィルタでその２つのデ−タを補間することによって、１
つのクロックで圧縮された信号が得られる。
【００１０】
【実施例】以下、本発明の一実施例の映像信号圧縮装置
を（図１、図２、図３）によって説明する。
を（図１、図２、図３）によって説明する。
【００１１】（図１）は映像信号圧縮装置の回路構成を
示すものである。（図１）において、１はラインメモリ
であり、入力信号をアドレス０から順次記憶し、読み出
しは与えられたアドレスがＡn とするとＡn のデ−タＤ
n とその隣のアドレスＡn+1のデ−タＤn+1 を出力す
る。４はカウンタであり、０から１ずつカウントする。
５は乗算器であり、与えられる規定値とカウンタ４の出
力を乗算する。６は加算器であり、乗算器５の出力の整
数部とカウンタ４の出力を加算し、その出力はラインメ
モリ１の読みだしアドレスに用いられる。７は引算器で
あり、ラインメモリ１の出力Ｄn+1 からＤn を引算す
る。８は乗算器であり、引算器７の出力と乗算器５の出
力の少数部とを乗算する。９は加算器であり、ラインメ
モリ１の出力Ｄｎと乗算器８の出力とを加算して出力信
号を得る。
示すものである。（図１）において、１はラインメモリ
であり、入力信号をアドレス０から順次記憶し、読み出
しは与えられたアドレスがＡn とするとＡn のデ−タＤ
n とその隣のアドレスＡn+1のデ−タＤn+1 を出力す
る。４はカウンタであり、０から１ずつカウントする。
５は乗算器であり、与えられる規定値とカウンタ４の出
力を乗算する。６は加算器であり、乗算器５の出力の整
数部とカウンタ４の出力を加算し、その出力はラインメ
モリ１の読みだしアドレスに用いられる。７は引算器で
あり、ラインメモリ１の出力Ｄn+1 からＤn を引算す
る。８は乗算器であり、引算器７の出力と乗算器５の出
力の少数部とを乗算する。９は加算器であり、ラインメ
モリ１の出力Ｄｎと乗算器８の出力とを加算して出力信
号を得る。
【００１２】以上のように構成された映像信号圧縮装置
について、以下（図２）を用いてその動作について説明
する。ただし、簡単のため規定値は１／３とする。
について、以下（図２）を用いてその動作について説明
する。ただし、簡単のため規定値は１／３とする。
【００１３】まず、入力信号がラインメモリ１にアドレ
ス０から順次記憶される。次に、カウンタ４が０から１
ずつカウントした値と、規定値とを乗算器５で乗算する
と、乗算器出力が得られ、これを整数部分と少数部分に
別けて用いる。整数部分は、加算器６で、カウンタ４の
出力と加算され、これがラインメモリ１の読みだしアド
レスＡn に使われる。そして、その読みだしアドレスＡ
n とその隣のアドレスＡn+1 のデ−タＤn とＤn+1 の２
つのデ−タが読み出される。この２つのデ−タを用い
て、引算器７でデ−タの差を得、乗算器８で乗算器５の
出力の少数部分をこの差に乗算し、加算器９でＤn と加
算することによって、（図３）のように圧縮された信号
が得られる。このようにデ−タを補間することで圧縮を
行えば、すべての処理が同一のクロックで行える。
ス０から順次記憶される。次に、カウンタ４が０から１
ずつカウントした値と、規定値とを乗算器５で乗算する
と、乗算器出力が得られ、これを整数部分と少数部分に
別けて用いる。整数部分は、加算器６で、カウンタ４の
出力と加算され、これがラインメモリ１の読みだしアド
レスＡn に使われる。そして、その読みだしアドレスＡ
n とその隣のアドレスＡn+1 のデ−タＤn とＤn+1 の２
つのデ−タが読み出される。この２つのデ−タを用い
て、引算器７でデ−タの差を得、乗算器８で乗算器５の
出力の少数部分をこの差に乗算し、加算器９でＤn と加
算することによって、（図３）のように圧縮された信号
が得られる。このようにデ−タを補間することで圧縮を
行えば、すべての処理が同一のクロックで行える。
【００１４】簡単のために規定値は１／３（結果として
３／４の圧縮ができる）としたが、この値は０〜１／２
の間の任意の数でよい。このとき規定値の値をｘとすれ
ば、水平の圧縮率は１／（ｘ＋１）になる。
３／４の圧縮ができる）としたが、この値は０〜１／２
の間の任意の数でよい。このとき規定値の値をｘとすれ
ば、水平の圧縮率は１／（ｘ＋１）になる。
【００１５】以下、本発明の第２の実施例の映像信号圧
縮装置を（図４、図５、図６）を用いて説明する。
縮装置を（図４、図５、図６）を用いて説明する。
【００１６】（図４）に第２の実施例の映像信号圧縮装
置の回路構成を示す。第１の実施例と異なる点は、カウ
ンタ４の出力と第２の規定値を選択できるセレクタ−を
設けた点である。
置の回路構成を示す。第１の実施例と異なる点は、カウ
ンタ４の出力と第２の規定値を選択できるセレクタ−を
設けた点である。
【００１７】以上のように構成された映像信号圧縮装置
について、動作について説明する。第１の実施例と異な
る点は、セレクタ−で第２の規定値を選択した場合であ
るのでその時の動作を（図５）を用いて説明する。第１
の規定値は４／５、第２の規定値は０としている。（図
５）で（図３）と異なる点は乗算器５の出力の整数部が
そのまま読みだしアドレスになることで、同じアドレス
を繰り返し読み出すことにより、結果として伸長された
出力信号（図６）が得られる。
について、動作について説明する。第１の実施例と異な
る点は、セレクタ−で第２の規定値を選択した場合であ
るのでその時の動作を（図５）を用いて説明する。第１
の規定値は４／５、第２の規定値は０としている。（図
５）で（図３）と異なる点は乗算器５の出力の整数部が
そのまま読みだしアドレスになることで、同じアドレス
を繰り返し読み出すことにより、結果として伸長された
出力信号（図６）が得られる。
【００１８】第１の規定値は４／５としたが、この値は
０〜１の間の任意の数でよい。このときの値をｙとすれ
ば、水平の伸長率は１／ｙとなる。
０〜１の間の任意の数でよい。このときの値をｙとすれ
ば、水平の伸長率は１／ｙとなる。
【００１９】また、第２の規定値は０としたが、これは
任意の数でよく、この値によって、どの部分を拡大する
かが決定できる。
任意の数でよく、この値によって、どの部分を拡大する
かが決定できる。
【００２０】このように第２の実施例によれば、圧縮と
伸長の２つの機能をセレクタ−１個で切り替えることが
可能となる。
伸長の２つの機能をセレクタ−１個で切り替えることが
可能となる。
【００２１】
【発明の効果】以上のように本発明は、ラインメモリと
補間フィルタとアドレス発生回路を用いることよって、
１種類のクロックによりすべての信号処理を行って、画
像を水平方向に圧縮することができ、クロック発生回路
が簡単に構成でき、クロック妨害対策も簡単に行え、そ
の実用的効果は大なるものがある。
補間フィルタとアドレス発生回路を用いることよって、
１種類のクロックによりすべての信号処理を行って、画
像を水平方向に圧縮することができ、クロック発生回路
が簡単に構成でき、クロック妨害対策も簡単に行え、そ
の実用的効果は大なるものがある。
【００２２】また本発明は、セレクタ−を用いることに
よって、圧縮と伸長の２つの機能を簡単に切り替えるこ
とが可能となり、その実用的効果は大なるものがある。
よって、圧縮と伸長の２つの機能を簡単に切り替えるこ
とが可能となり、その実用的効果は大なるものがある。
【図１】本発明の実施例における映像信号圧縮装置の回
路構成図
路構成図
【図２】実施例の動作を説明するためのタイミングチャ
−ト
−ト
【図３】実施例の動作を説明するためのグラフ
【図４】本発明の第２の実施例における映像信号圧縮装
置の回路構成図
置の回路構成図
【図５】第２の実施例の動作を説明するためのタイミン
グチャ−ト
グチャ−ト
【図６】第２の実施例の動作を説明するためのグラフ
【図７】従来例における映像信号圧縮装置のブロック図
【図８】従来例の動作を説明するためのグラフ
【図９】映像信号圧縮装置の画面上の動作を説明するた
めの図
めの図
１ ラインメモリ ２ アドレス発生回路 ３ 補間フィルタ ４ カウンタ ５、８ 乗算器 ６、９ 加算器 ７ 引算器 １０ セレクタ
Claims (3)
- 【請求項１】 入力映像信号を記憶するラインメモリ
と、ある規定値を用いてアドレスを発生することにより
前記ラインメモリを制御するアドレス発生回路と、前記
規定値と前記ラインメモリの出力とを用いて圧縮した信
号を出力する補間フィルタを備えた映像信号圧縮装置 - 【請求項２】 入力映像信号を記憶するラインメモリ
と、０から１ずつ数えるカウンタと、そのカウンタの出
力とある規定値を乗算する第１の乗算器と、その第１の
乗算器の出力の整数部と前記カウンタの出力を加算しそ
の出力によって前記ラインメモリを制御する第１の加算
器と、前記ラインメモリの第１の出力から第２の出力を
引き算する引算器と、その引算器の出力と前記乗算器の
出力の少数部を乗算する第２の乗算器と、その第２の乗
算器の出力と前記ラインメモリの第２の出力を加算する
加算器を備えた映像信号圧縮装置。 - 【請求項３】 入力映像信号を記憶するラインメモリ
と、０から１ずつ数えるカウンタと、そのカウンタの出
力と第１の規定値を乗算する第１の乗算器と、そのカウ
ンタの出力と第２の規定値とを切り替えるセレクタ−
と、そのセレクタ−の出力と前記第１の乗算器の出力の
整数部を加算しその出力によって前記ラインメモリを制
御する第１の加算器と、前記ラインメモリの第１の出力
から第２の出力を引き算する引算器と、その引算器の出
力と前記乗算器の出力の少数部を乗算する第２の乗算器
と、その第２の乗算器の出力と前記ラインメモリの第２
の出力を加算する加算器を備えた映像信号圧縮装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4229618A JPH0678277A (ja) | 1992-08-28 | 1992-08-28 | 映像信号圧縮装置 |
| TW088208787U TW385947U (en) | 1992-08-06 | 1993-07-06 | Video signal converting device and noise eliminator |
| KR1019930015153A KR970002698B1 (ko) | 1992-08-06 | 1993-08-05 | 영상신호변환장치 및 이와 협동하는 잡음저감장치 |
| EP93112604A EP0582305B1 (en) | 1992-08-06 | 1993-08-05 | Video signal converting device and noise eliminator |
| CN93109653A CN1053548C (zh) | 1992-08-06 | 1993-08-05 | 视频信号变换装置及其中使用的噪声抑制器 |
| DE69315906T DE69315906T2 (de) | 1992-08-06 | 1993-08-05 | Vorrichtung zur Videosignal-Umwandlung und Rauschunterdrückung |
| US08/103,456 US5459525A (en) | 1992-08-06 | 1993-08-06 | Video signal converting device and noise eliminator used therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4229618A JPH0678277A (ja) | 1992-08-28 | 1992-08-28 | 映像信号圧縮装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0678277A true JPH0678277A (ja) | 1994-03-18 |
Family
ID=16895014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4229618A Pending JPH0678277A (ja) | 1992-08-06 | 1992-08-28 | 映像信号圧縮装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0678277A (ja) |
-
1992
- 1992-08-28 JP JP4229618A patent/JPH0678277A/ja active Pending
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