JP4439338B2 - 画像変換装置 - Google Patents
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Description
「NTSC片フィールド→静止画」
NTSC片フィールド720画素×240ラインの長方画から、640画素×480ラインを正方画の生成は以下のように行われる。ここでは垂直方向を考える。
「PAL片フィールド→静止画」
PAL720画素×288ラインの長方画から、640画素×480ラインを正方画への垂直方向の変換は、前記ピッチ制御回路44のインクリメントが0.6となる。前記基準信号単位にピッチ制御回路44の小数部が5を超えると、第1のセレクタ47は第1のメモリ46の出力信号を、第2のセレクタ48は第1のラインメモリ50の出力信号を、第3のセレクタ49は第2のラインメモリ51の出力信号を選択する。また、ピッチ制御回路44の小数部が5より小さいと、第1のセレクタ47は第1のラインメモリ50の出力信号を、第2のセレクタ48は第2のラインメモリ51の出力信号を、第3のセレクタ49は第3のラインメモリ52の出力信号を選択する。
「静止画→NTSC片フィールド」
640画素×480ラインの正方画からNTSC片フィールド720画素×240ラインの長方画の2フィールド生成は、以下のように行われる。ここでは垂直方向を考える。
このように1静止画フレーム480ラインを第1のメモリ46に蓄え、次の2フィールドで1ラインづつ読み出し、縮小の処理をして240ラインを第2のメモリ61に書き込む。次に対フィールド240ラインの生成であるが、初期値を0.5ずらすことで同様の処理を1フレームかけて行う。
「静止画→PAL片フィールド」
640画素×480ラインの正方画からPAL片フィールド720画素×288ラインの長方画への垂直方向の変換は、前記ピッチ制御回路44のインクリメントが5/3となる。第4のセレクタ57は前記ピッチ制御回路44のカウント値が{初期値+(5/3)×N(Nは整数)}となるときのみ第2のメモリ61にデータを出力する。その他の処理はNTSCと同様である。
前記ピッチ制御回路により生成された画素補間位置から前記各フィルタリング処理手段の前記各乗算器にそれぞれ別の補間位置を示す係数を与える係数選択回路を備えたことを特徴としたものである。
[実施の形態1]
図1は、本発明の実施の形態1における画像変換装置のブロック図である。
ビデオ映像信号データに基づく有効先頭ライン信号毎に2回処理を行い予め設定された拡大倍率の逆数をインクリメントまたはホールドするカウンタを有し、拡大画素補間位置を生成するピッチ制御回路(ピッチカウンタ)1と、
有効先頭ライン信号毎に1づつインクリメントするカウンタを有し、ビデオ映像信号データのライン数をカウントするライン制御回路(入力ラインカウンタ)2と、
これらピッチ制御回路1とライン制御回路2の2つのカウント値を比較し差分を出力する比較回路4と、
JPEGデータ(静止画フレームデータあるいは静止画フィールドデータ)を記憶するメモリ(静止画メモリ)24と、
比較回路4から出力された差分に基づいて、後述する図2のテーブルにより、ピッチ制御回路1のカウンタの予め設定された拡大倍率の逆数のインクリメントまたはホールド、および後述する第1のセレクタ22と第2のセレクタ23からのメモリ24へのデータ書き込みの判断を行うデコード回路5と、
予め設定された拡大画素補間位置の画素補間フィルタ係数を後述する各乗算器10〜15へ出力する係数選択回路3と、
1ライン分の入力ビデオ映像信号データを蓄える第1のラインメモリ7と、
有効先頭ライン信号毎に第1のラインメモリ7の入力ビデオ映像信号データを遅延させる(入力ビデオ映像信号データを1ライン分遅延させる)第2のラインメモリ8と、
有効先頭ライン信号毎に第2のラインメモリ8の入力ビデオ映像信号データを遅延させる(入力ビデオ映像信号データを2ライン分遅延させる)第3のラインメモリ9と、
拡大されたラインを生成するための第1のフィルタリング処理手段を構成する、各ラインメモリ7,8,9の出力データと係数選択回路3から出力された拡大画素補間位置のフィルタ係数をそれぞれ乗算する第1の乗算器10,第2の乗算器11,第3の乗算器12、これら乗算器10,11,12の乗算結果を加算する第1の加算器16、およびこの第1の加算器16の加算結果を係数決定とともに予め設定された値で除算する第1の除算器17と、
第1の書き込みOFF18と、
拡大されたラインを生成するための第2のフィルタリング処理手段を構成する、各ラインメモリ7,8,9の出力データと係数選択回路3から出力された拡大画素補間位置のフィルタ係数をそれぞれ乗算する第4の乗算器13,第5の乗算器14,第6の乗算器15、これら乗算器13,14,15の乗算結果を加算する第2の加算器20、およびこの第2の加算器20の加算結果を係数決定とともに予め設定された値で除算する第2の除算器21と、
第2の書き込みOFF19と、
第1のフィルタリング処理後の生成ライン、すなわち第1の除算器17の除算結果を、デコード回路5の上記書き込みの判断に基づいてメモリ24に書き込むかどうかを選択する、すなわち第1の除算器17の除算結果または第1の書き込みOFF18のOFFデータの一方を選択する第1のセレクタ22と、
第2のフィルタリング処理後の生成ライン、すなわち第2の除算器21の除算結果を、デコード回路5の上記書き込みの判断に基づいてメモリ24に書き込むかどうかを選択する、すなわち第2の除算器21の除算結果または第2の書き込みOFF19のOFFデータの一方を選択する第2のセレクタ23と、
デコード回路5の上記書き込みの判断に基づいて前記第1のセレクタ22または第2のセレクタ23からメモリ24へフィルタリング処理後の生成ラインが書き込まれる際、そのアドレスの制御をするメモリ制御回路6
により構成されている。
「NTSC片フィールド→静止画」
NTSCビデオ映像信号データの垂直有効240ライン(1フィールド)から、JPEG静止画VGA画角480ラインへの拡大において垂直方向の動作を考える。NTSCビデオ映像信号データは時系列に入力されるデータであり、有効ラインの先頭には基準信号として有効先頭ライン信号が存在する。垂直方向240ライン→480ラインは拡大であり、拡大率の逆数である240/480=0.5をピッチとして、ピッチ制御回路1のカウンタのインクリメント値とする。ライン制御回路2のカウンタのインクリメント値は1である。
「PAL片フィールド→静止画」
PALフィールドビデオ映像信号データの垂直有効288ラインから、JPEG静止画VGA画角480ラインへの拡大において垂直方向の動作を考える。NTSCとの違いは、拡大率の逆数である288/480=0.6をピッチとして、ピッチ制御回路1のインクリメント値とする点にある。
[実施の形態2]
図5は、本発明の実施の形態2における画像変換装置のブロック図を示すものである。
JPEG静止画フレームデータが蓄えられたメモリ31と、
ビデオ映像信号データに基づく有効先頭ライン信号毎に処理を行い、予め設定された縮小倍率の逆数をインクリメントするカウンタを有し、縮小画素補間位置を生成するピッチ制御回路25と、
有効先頭ライン信号毎にインクリメントまたはホールドするカウンタを有し、ラインカウント値を出力するライン制御回路26と、
これら2つのピッチ制御回路25とライン制御回路26のカウンタのカウント値を比較し差分を出力する比較回路27と、
比較回路27より出力された差分に基づいて、後述する図6のテーブルにより、ライン制御回路26のカウンタのインクリメントまたはホールド、およびインクリメント値を判断し、後述するセレクタ32,33,34が選択する映像信号データを判断するデコード回路28と、
予め設定された縮小画素補間位置のフィルタ係数を後述する乗算器38,39,40に出力する係数選択回路29と、
ライン制御回路26のカウンタのカウント値によりメモリ31から読み出す第1の映像信号データ(a)及び第2の映像信号データ(b)を決定し読み出すべくメモリ31を制御するメモリ制御回路30と、
メモリ31からの映像信号データを蓄える第1のラインメモリ35、第2のラインメモリ36、および第3のラインメモリ37と、
第1のラインメモリ35への入力として、メモリ31からの第1の映像信号データ(a)または第2の映像信号データ(b)または第1のラインメモリ35の出力データ(c)を選択する第1のセレクタ32と、
第2のラインメモリ36への入力として、第2の映像信号データ(b)または第1のラインメモリ35の出力データ(c)または第2のラインメモリ36の出力データ(d)を選択する第2のセレクタ33と、
第3のラインメモリ37への入力として、第1のラインメモリ35の出力データ(c)または第2のラインメモリ36の出力データ(d)または第3のラインメモリ37の出力データ(e)を選択する第3のセレクタ34と、
縮小されたラインを生成するためのフィルタリング処理を行うフィルタリング処理手段を構成する、各ラインメモリ35,36,37の出力データと係数選択回路29から出力された縮小画素補間位置のフィルタ係数を乗算する第1の乗算器38,第2の乗算器39,第3の乗算器40、これら乗算器38,39,40の乗算結果を加算する加算器41、および加算器41の加算結果を、係数決定とともに予め設定された値で除算する除算器42と
により構成されている。
「静止画→NTSCフレームデータ」
JPEG静止画VGA画角480ラインからNTSCビデオ映像信号データの垂直有効240ラインへの縮小において垂直方向の動作を考える。ビデオフレームとして生成するために240ラインのフィールド画を2枚生成する。メモリ31にはJPEG静止画フレームデータ(ただしVGA画角)が蓄えられている。
「静止画→PALフレームデータ」
JPEG静止画VGA画角480ラインからPALフィールドビデオ映像信号データの垂直有効288ラインへの縮小において垂直方向の動作を考える。NTSCとの違いは、縮小率の逆数である480/288≒1.7をピッチとして、ピッチ制御回路25のカウンタのインクリメント値とする。
[実施の形態3]
図9は、本発明の実施の形態3における画像変換装置のブロック図である。
この構成によれば、動画から静止画、静止画から動画をリアルタイムで得ることができ、すなわちNTSCフィールドビデオ映像信号またはPALフィールドビデオ映像信号からJPEG静止画VGA画像データをリアルタイムで得ることができ、さらにJPEG静止画VGAデータからNTSCフィールドビデオ映像信号またはPALフィールドビデオ映像信号をリアルタイムで得ることができ、このような動画と静止画変換においてフィールドメモリまたはフレームメモリを削減することができる。
2,26 ライン制御回路
3,29,45 係数選択回路
4,27 比較回路
5,28 デコード回路
6,30 メモリ制御回路
7,35,50 第1のラインメモリ
8,36,51 第2のラインメモリ
9,37,52 第3のラインメモリ
10,38,53 第1の乗算器
11,39,54 第2の乗算器
12,40,55 第3の乗算器
13 第4の乗算器
14 第5の乗算器
15 第6の乗算器
16,20,41,56 加算器
17 第1の除算器
18,19,59 書き込みOFF
21 第2の除算器
22,32,47 第1のセレクタ
23,33,48 第2のセレクタ
24,31 メモリ
34,49 第3のセレクタ
57 第4のセレクタ
42,58 除算器
43 第1のメモリ制御回路
46 第1のメモリ
60 第2のメモリ制御回路
61 第2のメモリ
Claims (13)
- 所定の映像信号データに基づく基準信号単位に2回処理を行い予め設定された拡大倍率の逆数をインクリメントまたはホールドするカウンタを有し、画素補間位置を生成するピッチ制御回路と、
前記基準信号単位でインクリメントするカウンタを有し、前記映像信号データのライン数をカウントするライン制御回路と、
前記ピッチ制御回路とライン制御回路の2つのカウンタのカウント値を比較し差分を出力する比較回路と、
静止画フレームデータまたは静止画フィールドデータを記憶する静止画メモリと、
前記所定の映像信号データの垂直拡大用補間フィルタのタップを構成する1組のラインメモリと、
前記ピッチ制御回路により生成された画素補間位置に応じて、前記1組のラインメモリのラインメモリ出力データのフィルタリング処理を行う2組のフィルタリング処理手段と、
前記ピッチ制御回路のカウンタのインクリメントまたはホールドを決定し、かつ前記2組のフィルタリング処理手段の処理結果を前記静止画メモリへ書き込むか否かを決定するための値が前記垂直拡大用補間フィルタのタップの数に応じて予め決められているテーブルを用いて、前記比較回路より出力された差分をデコードすることで、前記ピッチ制御回路のカウンタのインクリメントまたはホールドを決定し、さらに前記2組のフィルタリング処理手段の処理結果を前記静止画メモリへ書き込むか否かを決定するデコード回路と、
前記デコード回路の決定に基づいて前記2組のフィルタリング処理手段の処理結果を前記静止画メモリに書き込むか否かを選択するセレクタ
を備えたことを特徴とする画像変換装置。 - 前記各フィルタリング処理手段としてそれぞれ、前記1組のラインメモリのそれぞれのラインメモリ出力データの乗算器と、これら乗算器の乗算結果を加算する加算器と、この加算器の加算結果を予め設定された値で除算する除算器を設け、
前記ピッチ制御回路により生成された画素補間位置から前記各フィルタリング処理手段の前記各乗算器にそれぞれ別の補間位置を示す係数を与える係数選択回路を備えたこと
を特徴とする請求項1に記載の画像変換装置。 - 前記映像信号データはNTSC4:2:2コンポーネント信号データであることを特徴とする請求項1または請求項2に記載の画像変換装置。
- 前記映像信号データはPAL4:2:2コンポーネント信号データであることを特徴とする請求項1または請求項2に記載の画像変換装置。
- 前記所定の映像信号データの各ラインの水平有効画素数が640であることを特徴とする請求項1または請求項2に記載の画像変換装置。
- 前記ラインメモリはN個であり、
前記係数選択回路からの出力される係数は2×N個存在し、
前記乗算器は2×N個であり、
前記乗算器のN個の出力がそれぞれ加算器により加算されること
を特徴とする請求項2記載の画像変換装置。 - 所定のメモリ映像データに基づく出力基準信号単位に予め設定された縮小倍率の逆数をインクリメントするカウンタを有し、画素補間位置を生成するピッチ制御回路と、
前記出力基準信号単位でインクリメントまたはホールドするカウンタを有し、ラインカウント値を出力するライン制御回路と、
前記ピッチ制御回路と前記ライン制御回路のカウンタのカウント値を比較し差分を出力する比較回路と、
静止画フレームデータが蓄えられた静止画メモリと、
前記所定のメモリ映像データの垂直縮小用補間フィルタのタップを構成する1組のラインメモリと、
前記ピッチ制御回路により生成された画素補間位置に応じて、前記1組のラインメモリのラインメモリ出力データのフィルタリング処理を行うフィルタリング処理手段と、
前記ライン制御回路のカウントにより前記静止画メモリから読み出す第1の映像信号データ及び第2の映像信号データを決定し、読み出すべく静止画メモリを制御するメモリ制御回路と、
前記1組のラインメモリへそれぞれ入力する映像信号データを選択するセレクタと、
前記ライン制御回路のカウンタのインクリメントまたはホールド、およびインクリメント値を決定し、かつ前記セレクタにおいて選択する映像信号データを決定するための値が前記垂直縮小用補間フィルタのタップの数に応じて予め決められているテーブルを用いて、前記比較回路より出力された差分をデコードすることで、前記ライン制御回路のカウンタのインクリメントまたはホールド、およびインクリメント値を決定し、さらに前記セレクタにおいて選択する映像信号データを決定するデコード回路
を備えたことを特徴とする画像変換装置。 - 前記フィルタリング処理手段として、前記1組のラインメモリのそれぞれのラインメモリ出力データの乗算器と、これら乗算器の乗算結果を加算する加算器と、この加算器の加算結果を予め設定された値で除算する除算器を設け、
前記ピッチ制御回路により生成された画素補間位置から前記各乗算器にそれぞれ別の補間位置を示す係数を与える係数選択回路を備えたこと
を特徴とする請求項7に記載の画像変換装置。 - 前記1組のラインメモリとして、第1のラインメモリと第2のラインメモリと第3のラインメモリを備え、
前記セレクタとして、前記第1のラインメモリの入力として、前記第1の映像信号データまたは前記第2の映像信号データまたは第1のラインメモリの出力データを選択する第1のセレクタと、前記第2のラインメモリの入力として、前記第2の映像信号データまたは第1のラインメモリの出力データまたは第2のラインメモリの出力データを選択する第2のセレクタと、前記第3のラインメモリの入力として、前記第1のラインメモリの出力データまたは前記第2のラインメモリの出力データまたは前記第3のラインメモリの出力データを選択する第3のセレクタを備えたこと
を特徴とする請求項7または請求項8に記載の画像変換装置。 - 前記メモリ映像データはNTSC4:2:2コンポーネント信号データであることを特徴とする請求項7〜請求項9のいずれかに記載の画像変換装置。
- 前記メモリ映像データはPAL4:2:2コンポーネント信号データであることを特徴とする請求項7〜請求項9のいずれかに記載の画像変換装置。
- 前記ラインメモリはN個であり、
前記係数選択回路からの出力される係数はN個存在し、
前記乗算器はN個であり、
前記乗算器のN個の出力が前記加算器で加算されること
を特徴とする請求項8記載の画像変換装置。 - 請求項1に記載の画像変換装置の構成、および請求項9に記載の画像変換装置の構成を備えたことを特徴とする画像変換装置。
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