KR0126779B1

KR0126779B1 - 멀티 스크린 처리 시스템

Info

Publication number: KR0126779B1
Application number: KR1019940024765A
Authority: KR
Inventors: 박성욱; 권현국; 김효주
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1994-09-29
Filing date: 1994-09-29
Publication date: 1997-12-29
Also published as: KR960012988A

Abstract

본 발명은 멀티 스크린 처리 시스템을 공개한다. 그 시스템은 복수개의 카메라, 상기 복수개의 카메라로부터의 영상을 동시에 디스플레이하기 위한 모니터, 상기 복수개의 카메라로부터의 영상을 소정 비율로 수직적으로 부샘플링하기 위한 아날로그 스위치 수단, 상기 아날로그 스위치 수단으로부터의 신호를 휘도신호와 동기신호로 분리하기 위한 휘도 및 동기신호 분리수단, 상기 휘도 및 동기신호 분리수단의 출력신호를 디지탈 신호로 변환하기 위한 아날로그/디지탈 변환수단, 상기 변환된 디지탈 신호를 저장하기 위한 제1, 제2 저장수단, 상기 제1, 제2 저장수단에 저장된 신호를 입력하여 수평적인 부샘플링을 수행하고 신호처리하기 위한 멀티 스크린 처리 수단, 상기 멀티 스크린 처리 수단에 의해서 신호 처리된 디지탈 신호를 아날로그 신호로 변환하기 위한 디지탈/아날로그 변환수단, 및 상기 디지탈/아날로그 변환수단의 출력신호와 상기 분리된 동기신호를 합성하여 상기 모니터에 인가하기 위한 휘도 및 동기신호 혼합수단을 구비한 것을 특징으로 한다. 따라서, 본 발명의 멀티 스크린 처리 시스템은 하나의 모니터에 동시에 복수개의 화면을 디스플레이할 수 있다.

Description

멀티 스크린 처리 시스템

제1도는 본 발명의 멀티 스크린 처리 시스템의 전체적인 블럭도이다.

제2도는 본 발명의 멀티 스크린 처리 시스템의 모니터에 나타내어지는 화면을 나타내는 것이다.

제3도는 제1도에 나타낸 멀티 스크린 처리회로의 블럭도이다.

제4도는 제3도에 나타낸 저역 통과 필터의 회로도이다.

제5도는 제3도에 나타낸 멀티플렉서/디멀티플렉서의 회로도이다.

제6도는 제3도에 나타낸 휘도 수평 인터폴레이션 회로의 회로도이다.

제7도는 제3도에 나타낸 휘도 수직 인터폴레이션 회로의 회로도이다.

제8도는 제7도에 나타낸 디지탈 클럭 보상회로의 회로도이다.

제9도는 제3도에 나타낸 수평 계수 발생기의 회로도이다.

제10도는 제3도에 나타낸 수직 계수 발생기의 회로도이다.

제11도는 제3도에 나타낸 필드 메모리의 어드레스 발생기의 블럭도이다.

제12도는 제3도에 나타낸 필드 메모리의 리플레쉬를 위한 신호를 발생하기 위한 회로도이다.

제13도는 제11도에 나타낸 리드 로우 어드레스 발생회로의 회로도이다.

본 발명은 멀티 스크린 처리 시스템에 관한 것으로, 특히 복수개의 카메라로부터의 출력영상을 하나의 모니터에 화면분할하여 표시할 수 있는 멀티 스크린 처리 시스템에 관한 것이다.

블랙/화이트 감시용 카메라에 있어서, 각각의 블랙/화이트 감시용 카메라에 각각의 모니터를 연결하거나 또는 각각의 블랙/화이트 감시용 카메라의 출력을 시분할하여 하나의 모니터로 볼 수 있는 방법이 보편화되어 있다. 전자의 방법은 블랙/화이트 감시용 카메라마다 모니터가 필요하게 되므로 모니터의 비용이 많이 들고 공간 이용의 효율성이 낮아지며 감시자의 시각적인 측면에서의 피로가 크다. 반면, 후자의 방법은 비용의 절감은 용이하지만, 각각의 블랙/화이트 감시용 카메라 출력 영상을 시분할함으로 감시 영역을 벗어나는 영상이 존재하여 감시의 신뢰성을 저하시키는 단점이 있다.

멀티 스크린 처리 시스템은 시스템적인 것과 신호 처리적인 것으로 나눌 수 있는데 시스템적인 것으로는 4대의 블랙/화이트 감시용 카메라의 출력신호의 동기가 필요하며 이들 아날로그 신호를 디지탈 신호로 변환하는 방법과 디지탈로 변환된 신호를 메모리에 저장하고 저장된 신호를 선택적으로 읽어내는 방법 및 다시 아날로그 신호를 변환하는 방법이 있다. 신호 처리적인 면에서는 영상 데이타의 영상 압축을 위한 수직 및 수평적인 서브 샘플링 방법과 저역 통과 필터링 방법 및 영상 복원을 위한 인터폴레이션 방법 등이 있다.

본 발명의 목적은 복수개의 카메라로부터의 영상을 하나의 모니터에 화면분할하여 표시할 수 있는 멀티스크린 처리 시스템을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 멀티 스크린 처리 시스템은 복수개의 카메라, 상기 복수개의 카메라로부터의 영상을 동시에 디스플레이하기 위한 모니터, 상기 복수개의 카메라로부터의 영상을 소정 비율로 수직적으로 부샘플링하기 위한 아날로그 스위치 수단, 상기 아날로그 스위치 수단으로부터의 신호를 휘도신호와 동기신호로 분리하기 위한 휘도 및 동기신호 분리수단, 상기 휘도 및 동기신호 분리수단의 출력신호를 디지탈 신호로 변환하기 위한 아날로그/디지탈 변환수단, 상기 변환된 디지탈 신호를 저장하기 위한 제1, 제2 저장수단, 상기 제1, 제2 저장수단에 저장된 신호를 입력하여 수평적인 부샘플링을 수행하고 신호처리하기 위한 멀티 스크린 처리 수단, 상기 멀티 스크린 처리 수단에 의해서 신호 처리된 디지탈 신호를 아날로그 신호로 변환하기 위한 디지탈/아날로그 변환수단, 및 상기 디지탈/아날로그 변환수단의 출력신호와 상기 분리된 동기신호를 합성하여 상기 모니터에 인가하기 위한 휘도 및 동기신호 혼합수단을 구비한 것을 특징으로 한다.

상기 멀티 스크린 처리수단은 상기 아날로그/디지탈 변환수단의 출력신호를 저역 통과 필터링하기 위한 저역 통과 필터, 필드 출력신호에 응답하여 상기 저역 통과 필터의 출력신호를 상기 제1, 제2 저장수단에 선택적으로 저장하거나, 상기 제1, 제2 저장수단에 저장된 신호를 선택적으로 독출하기 위한 멀티플렉서/디멀티플렉서, 상기 멀티플렉서/디멀티플렉서의 출력신호를 입력하여 상기 소정 비율로 인터폴레이션을 수행하기 위한 수직 인터폴레이션 수단을 구비한 것을 특징으로 한다.

첨부된 도면을 참고로 하여 본 발명의 멀티 스크린 처리 시스템을 설명하면 다음과 같다.

제 1 도는 본 발명의 실시예의 멀티 스크린 처리 시스템의 전체적인 블럭도이다.

제 1 도에 있어서, 멀티 스크린 처리 시스템은 4대의 블랙/화이트 감시용 카메라(1,2,3,4), 아날로그 스위치회로(5), 휘도 및 동기신호 분리회로(6), 아날로그/디지탈 변환회로(7), 멀티 스크린 처리회로(8), 필드 메모리 1(9), 필드 메모리 2(10), 디지탈/아날로그 변환회로(11), 휘도 및 동기신호 혼합회로(12), 모니터(13), 및 비데오 테이프 레코더(14)로 구성되어 있다.

아날로그 스위치 회로(5)에 입력되는 4대의 블랙/화이트 감시용 카메라(1,2,3,4)의 영상은 모두 수직 및 수평 동기가 일치한다고 할때 멀티 스크린 제어신호(MSCS ; Multi Screen Control Signal)에 따라 아날로그 스위치 회로(5)는 4대의 블랙/화이트 감시용 카메라(1,2,3,4)의 영상을 아래의 표 1과 같은 형태로 각각 선택한다.

[표 1]

즉, 4대의 블랙/화이트 감시용 카메라(1,2,3,4)의 영상을 수직적으로 4 : 1 서브샘플링한다. 여기에서, C1,C2,C3 및 C4는 각각의 블랙/화이트 감시용 카메라를 나타내며, L1,L2,…는 각각 블랙/화이트 감시용 카메라(1,2,3,4)의 수직라인을 나타낸다. 표 1과 같은 형태로 선택된 각 블랙/화이트 감시용 카메라의 아날로그 영상신호는 휘도신호와 각종 동기신호가 합성된 것으로 이들로부터 휘도신호를 분리할 필요가 있는데 제 1 도의 휘도 및 동기신호 분리회로(6)에서 이루어진다. 휘도 및 동기신호 분리회로(6)에서 분리된 아날로그 휘도신호는 디지탈 신호처리를 위하여 제 1 도의 아날로그/디지탈 변환기(7)에서 8비트의 디지탈 신호로 변환된다. 또한, 휘도 및 동기신호 분리회로(6)에서 분리된 동기신호는 제 1 도의 휘도 및 동기신호 혼합회로(12)로 입력되어 멀티 스크린 처리를 거치고 다시 아날로그 신호로 바뀐 디지탈/아날로그 변환기(11)의 출력신호와 합성된다.

8비트의 디지탈 신호로 변환된 휘도신호는 제 1 도의 멀티 스크린 처리회로(8)로 입력되고 입력된 휘도신호는 제 1 도의 필드 메모리에 필드별로 다시 저장되며 신호의 저장 형태는 표 1과 같다. 이 저장된 신호는 멀티 스크린 처리를 위하여 수평적인 서브 샘플링을 하며 방법은 필드 메모리에서 리드할 때의 수평 컬럼어드레스를 조정하여 이루어진다.

제 1 도의 멀티 스크린 처리회로(8)의 상에 도면에 제 3 도에 나타나 있다. 제 3 도에 있어서, 멀티 스크린 처리회로는 저역 통과 필터(15), 멀티플렉서 및 디멀티플렉서(16), 휘도 수평 인터폴레이션 회로(17), 휘도 수직 인터폴레이션 회로(18), 휘도 라인 지연기(19), 타이밍 발생회로(24), 어드레스 발생기(22), 수평 계수발생기(21), 수직 계수 발생기(20), 및 명령 인에이블 회로(23)으로 구성되어 있다.

제 3 도의 저역 통과 필터(15)는 입력된 아날로그/디지탈 변환기(7)의 출력신호(AD0)를 저역 통과 필터링한다. 저역 통과 필터(15)는 입력된 아날로그/디지탈 변환기(7)의 출력신호(AD0)를 필드 메모리 1,2(9,10)에 저장하기 전에 필터링을 해야 하는데 이는 멀티 스크린 처리를 위해 필드 메모리의 데이타를 리드할 때 수평적인 서브 샘플링이 이루어지므로 이때 발생되는 주파수적인 얼라이징(alising)을 제거하기 위해 필수적이다. 제 3 도의 저역 통과 필터의 주파수 특성은 2.1MHz이고 수직적인 화질 향상을 위해서는 2차원 저역 통과 필터링도 가능하다. 제 3 도의 저역 통과 필터는 멀티 스크린 처리를 위해서는 저역 통과 필터로 동작하지만, 디지탈 주밍(zooming)이나 스틸(still) 및 스트로브(strobe) 등의 동작을 할 때는 필터링을 하지 않고 단지 신호를 지연시킨다.

제 3 도의 멀티플렉서/디멀티플렉서(16)는 입력된 저역 통과 필터(15)의 출력신호(LPFO)를 입력으로 하여 필드 출력신호(FLDO)에 따라 필드 메모리 1,2(9,10)에 선택적으로 저장하거나 저장된 신호를 선택적으로 읽을 수 있도록 필드 메모리 1,2(9,10)의 입/출력 모드를 결정한다. 즉, 저역 통과 필터(15)의 출력신호(LPFO)를 메모리 1,2(9,10)에 전송하거나 필드 메모리 1,2(9,10)의 신호를 읽어들인다. 필드 메모리 신호의 수평적인 서브 샘플링 및 수직적인 인터폴레이션을 위한 어드레스 발생은 제 3 도의 어드레스 발생기(22)에서 수행되며, 리드된 휘도신호는 제 3 도의 휘도 수평 인터폴레이션 회로(17)로 입력되어 인터폴레이션이나 신호 지연이 이루어진다.

제 3 도의 멀티플렉서/디멀티플렉서(16)를 통과한 휘도신호는 제 3 도의 휘도 수평 인터폴레이션 회로(17)로 입력되고 제 3 도의 휘도 수평 인터폴레이션 회로(17)는 수평적인 인터폴레이션을 수행한다. 여기서 멀티스크린 처리를 할 때는 수평적인 인터폴레이션은 필요가 없고 하나의 스크린을 선택하여 디지탈 주밍을 할 때 수평적인 인터폴레이션을 수행한다. 수평적인 인터폴레이션의 동작 수행 여부는 제 3 도의 수평 계수 발생기(21)에서 발생되는 Hα와 Hβ의 계수값에 따라 좌우된다. 상세한 설명은 제9도의 수평 계수 발생기의 상세도에서 설명하기로 한다.

제 3 도의 휘도 수평 인터폴레이션 회로(17)를 통과한 출력신호는 수직적인 인터폴레이션을 위하여 제 3 도의 휘도 수직 인터폴레이션 회로(18)로 입력된다. 제 3 도의 휘도 라인 지연기(19)는 수직 인터폴레이션을 위한 인접 라인의 신호를 저장하는데 사용되며 제 3 도의 휘도 수직 인터폴레이션 회로(18)는 수평 인터폴레이션된 신호와 휘도 라인 지연기(19)에 의해서 지연된 신호(YLDO)를 이용하여 수직적인 인터폴레이션을 수행한다. 제 1 도의 아날로그 스위치 회로(5)는 4대의 블랙/화이트 감시용 카메라(1,2,3,4)의 신호를 수직적으로 서브 샘플링을 하는데 이때는 4 : 1의 서브샘플링이 이루어진다. 그러나, 궁극적인 수직 서브 샘플링은 2 : 1이면 만족하므로 제 3 도의 휘도 수직 인터폴레이션 회로(18)에서 2배의 인터폴레이션을 하여 원하는 수직 서브 샘플링을 할 수 있도록 한다. 제 3 도의 휘도 수직 인터폴레이션 회로(18)는 선택된 한 화면의 디지탈 주밍을 수행하기 위한 수직 인터폴레이션에도 이용되며 상세한 설명은 제 7 도의 휘도 수직 인터폴레이션 회로에서 상세하게 설명하기로 한다.

제 3 도에 도시된 휘도 수직 인터폴레이션 회로(18)에서 최종 처리된 멀티 스크린 출력신호(MSO)는 다시 아날로그 신호로 변환되어야 하는데 이를 위해 제 1 도의 디지탈/아날로그 변환회로(11)로 입력된다. 디지탈/아날로그 변환회로(11)의 아날로그 출력신호(DAO)는 제 1 도의 휘도 및 동기신호 분리회로(6)에서 분리된 동기신호(SYNC)와 제 1 도의 휘도 및 동기신호 혼합회로(12)에서 최종 합쳐져서 제 1 도의 모니터(13) 또는 비데오 테이프 레코더(14)로 보내진다.

제 3 도에 있어서, 저역 통과 필터(15)는 멀티 스크린 처리를 위하여 필드 메모리 1,2(9,10)에서 라이트된 신호를 리드할 때 수평적인 방향으로 2 : 1의 서브 샘플링이 이루어지는데 이 때의 불필요한 고주파 성분을 제거하기 위해 필드 메모리 1,2(9,10)에 저장하기 전에 저역 통과 필터링을 수행한다. 멀티 스크린 처리외의 동작을 수행할 때는 저역 통과 필터링이 필요없으므로 입력된 신호를 지연만 시켜 출력되도록 한다. 저역 통과 필터링의 선택은 멀티 스크린 인에이블신호(MSE ; Multi Screen Enable)가 로우일 때 이루어지며 하이일 때는 지연된 신호를 선택한다. 제 4 도는 저역 통과 필터의 상세 회로도이다.

제 4 도에 나타낸 저역 통과 필터의 특성이 다음 식과 같은 3탭(tap) 1.3MHz의 구현을 나타내는 것이다.

D(z)=(0.75D0+0.5D1+0.75D2)/2

상기 식과 같은 특성의 저역 통과 필터를 구현하기 위하여 D플립플롭 및 전가산기를 이용하여 하드웨어의 효율을 높였다. 제 4 도의 D플립플롭들(33,34,35)은 3탭의 FIR필터의 구현을 위한 지연소자로 사용되었다. 제 4 도의 D플립플롭들(33,34,35)의 출력을 각각 D0, D1, D2라고 정의한다. 제 4 도의 6비트 가산기(36)는 D플립플롭들(33,35)의 출력신호(D0,D2)를 각각 2비트 쉬프트 라이트한 데이타를 더하므로 출력은 7비트의 ((D0/4)+(D2/4))값이 된다. 7비트 전가산기(37)는 D플립플롭들(33,35)의 출력신호(D0,D2)를 각각 1비트 쉬프트 라이트한 데이타를 더하므로 출력은 8비트의 ((D0/2)+(D2/2))의 값이 된다. 이를 출력을 8비트 전가산기(38)에서 더하면 9비트의 {(D0+D2)/4+ (D0+D2)/2}의 값이 되는데 이를 1비트 쉬프트 라이트하여 출력값을 취하면 (0.75D0+0.75D2)/2의 값이 된다. 그리고 D플립플롭(34)의 출력(D1)을 D플립플롭(40)에서 1클럭 지연시키고 이를 다시 2비트 쉬프트 라이트하면 D1/4의 값이 된다. 이 출력과 D플립플롭(39)에서 가산기(38)의 출력이 1클럭 지연된 출력을 8비트 전가산기(41)에서 더하면 상기의 저역 통과 필터의 특성식이 된다.

멀티 스크린 처리외의 동작을 수행할 때는 저역 통과 필터링을 하지 않기 때문에 신호의 지연만 필요한데 저역 통과 필터(15)에서 2클럭의 지연이 발생하므로 신호 지연에도 2클럭의 지연이 요구된다. 제 4 도의 D플립플롭(34)의 출력(D1)과 전가산기(41)의 출력은 멀티플렉서(42)에서 선택되는데 멀티 스크린 인에이블 신호(MSE ; Multi Screen Enable)가 로우레벨일 때 전가산기(41)의 출력을, 하이레벨일 때는 D플립플롭(34)의 지연 출력(D1)을 각각 선택한다. 상기 멀티플렉서(42)에서 선택된 신호는 D플립플롭(43)에서 1클락 지연되어 출력신호(LPFO)로서 출력된다.

제 3 도의 멀티플렉서/디멀티플렉서(16)는 입력된 저역 통과 필터(15)의 출력신호(LPFO)를 필드 메모리 1,2(9,10)에 각각 분배하는 역할과 필드 메모리 1,2(9,10)의 신호를 필드 메모리에 인가되는 리드 어드레스에 따라 선택적으로 각각 리드될 수 있도록 입/출력을 제어한다. 제 3 도의 멀티플렉서/디멀티플렉서(16)의 상세도는 제 5 도에 나타나 있다.

제 5 도에 있어서, 3상태 버퍼(55,56)는 필드 메모리 1,2(9,10)의 출력신호(FLDO)가 하이레벨이면 3상태버퍼(56)가 열려 저역 통과 필터(15)의 출력신호(LPFO)가 신호라인(FM2D)로 전달되어 필드 메모리 2(10)로 출력된다. 이때 3상태 버퍼(55)는 닫혀있게 되고 제 3 도의 어드레스 발생기(22)의 리드 어드레스에 따라 필드 메모리 1(9)의 입/출력이 입력상태로 되어 필드 메모리 1(9)의 데이타가 신호라인(FM1D)로 전달되어 제 5 도의 멀티플렉서(57)에 입력된다. 이때 멀티플렉서(57)를 제어하는 인버터(53)의 출력이 로우레벨일 때 멀티플렉서(57)은 신호라인(FM1D)로 전달된 필드 메모리 1(9)의 데이터를 선택하고, 선택된 필드 메모리 1(9)의 데이터는 D플립플롭(58)에서 클락(CK)에서 동기되어 휘도신호(Y)가 출력된다.

필드 메모리 출력신호(FLDO)가 로우레벨이면, 3상태 버퍼(55)가 열려 저역 통과 필터 출력신호(LPFO)가 신호라인(FM1D)로 전달되어 필드 메모리 1(9)로 출력된다. 이때 3상태 버퍼(56)는 닫혀 있게 되고 제 3 도의 어드레스 발생기(22)의 리드 어드레스에 따라 필드 메모리 2(10)의 입/출력상태가 입력상태로 되어 필드 메모리 2(10)의 데이타가 신호라인(FM2D)로 전달되어 제 5 도의 멀티플렉서(57)에 입력된다. 이때 멀티플렉서(57)를 제어하는 인버터(53)의 출력이 로우레벨일 때 멀티플렉서(57)은 신호라인(FM2D)로 전달된 필드 메모리 2(10)의 데이터를 선택하고, 선택된 필드 메모리 2(10)의 데이터는 D플립플롭(58)에서 클락(CK)에 동기되어 휘도신호(Y)가 출력된다. 즉, 하나의 필드 메모리가 리드 모드이면 다른 하나의 필드 메모리는 라이트 모드로 동작하도록 하며 이의 제어는 필드 메모리 출력신호(FLDO)에 의해 이루어지도록 한다.

제 1 도 또는 제 3 도의 필드 메모리는 하나의 필드에 해당하는 영상신호를 저장할 수 있는 것으로 다이나믹 랜덤 억세스 메모리(DRAM ; Dynamic Random Access Memory) 장치를 사용한다. 그리고 리드/라이트는 속도를 고려하여 고속 페이지 모드 리드/라이트 사이클(fast page mode read/write cycle)을 이용하며 리플레쉬는 래스-비포-캐스 리플레쉬(RAS-before-CAS Refresh)를 이용한다. 래스(RAS) 및 캐스(CAS)는 각각 다이나믹 랜덤 억세스 메모리의 로우어드레스 스트로브(Row Address Strobe) 신호 및 칼럼 어드레스 스트로브(Column Address Strobe) 신호를 의미한다.

제 3 도의 휘도 수평 인터폴레이션 회로(17)은 제 3 도의 멀티플렉서/디멀티플렉서(16)의 출력신호, 즉 휘도신호(Y)를 입력으로 하여 수평방향의 인터폴레이션을 수행하는 회로이다. 제 3 도의 휘도 수평 인터폴레이션 회로의 상세도는 제 6 도에 나타나 있다.

인터폴레이션 방법은 이선형 인터폴레이션(bilinear interpola tion)을 이용하였으며 제 3 도의 수평 계수 발생기(21)에서 발생되는 각 주밍율에 따른 계수 Hα와 Hβ의 값에 따라 인터폴레이션이 이루어진다. 멀티스크린 처리를 할때는 수평 방향의 인터폴레이션이 필요없게 되는데 이때는 Hα와 Hβ의 값이 각각 1과 0으로 되어 인터폴레이션이 되지 않은 지연된 신호만 얻을 수 있다.

휘도 수평 인터폴레이션 회로(17)에서 사용된 근사화된 이선형 인터폴레이션은 이선형 인터폴레이션의 효율적인 구현방법으로 인접 화소간의 거리를 1로 하고 구하고자 하는 인터폴레이션 값의 위치를 32등분하여 인터폴레이션의 선형성을 최대한 살리면서 비트 쉬프트 라이트와 가산기에 의한 간단한 하드웨어를 구현할 수 있는 인터폴레이션 방법이다. 인접 화소를 A,B라 할때 인터폴레이션 값 X는 다음 식과 같이 나타내어진다.

X=[(Hα0+2Hα1+4Hα2+8Hα3+16Hα4+32Hα5)A

+(Hβ0+2Hβ1+4Hβ2+8Hβ3+16Hβ4)B]/32

상기 식을 기본으로 한 인터폴레이션 회로는 다음과 같다.

멀티플렉서/디멀티플렉서(16)으로부터 출력되는 신호, 즉 휘도신호(Y)는 제 6 도의 D플립플롭들(78,79)에서 지연된 리드 컬럼 클럭신호(DRCOLCK)에 따라 두 화소 A(현재의 화소)와 B(지연된 화소)로 나누어진다. 이들 신호는 제 6 도의 AND게이트들(80,81,…,89)에 의해서 선택되는데 Hα와 Hβ가 하이레벨일 때 선택적으로 출력되어 인터폴레이션이 이루어진다. 각 AND게이트에 입력되는 신호는 비트 쉬프트 라이트되어 있는데 이것으로 /2, /4, /8, /16 및 /32를 간단한 하드웨어로 구할 수 있다. 이것에 대해 자세히 설명하면 AND게이트(80)는 1비트 쉬프트 라이트된 B와 Hβ4를 입력으로 하여 Hβ4가 하이레벨이면 B/2의 데이타를 출력한다. 제 6 도의 AND게이트(81)는 2비트 쉬프트 라이트된 B와 Hβ3을 입력으로 하여 Hβ3이 하이레벨이면 B/4의 데이타를 출력한다. 제 6 도의 AND게이트(82)는 3비트 쉬프트 라이트된 B와 Hβ2를 입력으로 하여 Hβ2가 하이레벨이면 B/8의 데이타를 출력한다. 제 6 도의 AND게이트(83)는 4비트 쉬프트 라이트된 B와 Hβ1을 입력으로 하여 Hβ1이 하이레벨이면 B/16의 데이타를 출력한다. 그리고 제 6 도의 AND게이트(84)는 5비트 쉬프트 라이트된 B와 Hβ0를 입력으로 하여 Hβ0가 하이레벨이면 B/32의 데이타를 출력한다. 이들 각각의 출력은 Hβ신호가 로우레벨이면 0의 값을 출력함으로 Hβ에 따라 제 6 도의 D플립플롭(105)의 출력에는 0, B/32, 2×B/32,…,30×B/32, 31×B/32의 값이 얻어진다. 이와 유사한 방법으로 제 6 도의 AND-OR-인버터단(85)에는 비트 쉬프트 라이트 안된 A와 1비트 쉬프트 라이트된 A 및 Hα5, Hα4가 입력되어 Hα5가 하이레벨이면 A가 Hα4가 하이레벨이면 A/2가 출력된다. 제 6 도의 AND게이트(87)는 3비트 쉬프트 라이트된 A와 Hα2를 입력으로 하여 Hα2가 하이레벨이면 A/8의 데이타를 출력한다. 제 6 도의 AND게이트(88)는 4비트 쉬프트 라이트된 A와 Hα1을 입력으로 하여 Hα1이 하이레벨이면 A/16의 데이타를 출력한다. 그리고 제 6 도의 AND게이트(89)는 5비트 쉬프트 라이트된 A와 Hα0를 입력으로 하여 Hα0이 하이레벨이면 A/32의 데이타를 출력한다. Hα에 따라 제 6 도의 D플립플롭(106)의 출력단자(QQ)에는 0, A/32, 2×A/32,…,30×A/32, 31×A/32, A의 값을 각각 얻을 수 있다.

비트 쉬프트 라이트에 의한 소수점은 영상에 영향을 주지 않는 범위에서 최대 소수점 이하 두자리의 데이타를 유지한다. 수평 계수에 의해서 인터폴레이션된 최종 데이타는 제 6 도의 D플립플롭(108)의 출력단자(QQ)에서 출력된다.

휘도 수직 인터폴레이션 회로(18)는 수평 인터폴레이션된 휘도신호(YHIO)를 수직 방향으로 인터폴레이션을 하며 제 7 도에 나타낸 것과 같은 회로구성을 가진다. 특히 멀티 스크린 처리를 할 때는 수직 방향으로 2배의 인터폴레이션이 이루어지는데 이의 제어는 수직 계수 Vα와 Vβ에 의해 이루어진다. 수직 방향으로 2배의 인터폴레이션을 하는 것은 멀티 스크린 처리를 위해 2 : 1의 수직적인 서브 샘플링이 필요한데 제 1 도의 아날로그 스위치 회로(5)에서는 멀트 스크린 처리를 위하여 수직적인 서브 샘플링을 할때 4 : 1의 수직적인 서브 샘플링을 하였기 때문에 최종적인 2 : 1 서브 샘플링을 만족시키기 위해 수직적인 방향으로 2배의 인터폴레이션을 한다.

휘도 수직 인터폴레이션 회로(18)는 휘도 수평 인터폴레이션과 같은 근사화된 이선형 인터폴레이션을 이용한다. 수평 인터폴레이션을 위해 인접 두 화소가 필요하였지만 수직 인터폴레이션을 위해서는 인접 두 라인의 데이타가 필요하다. 이를 위해 제 3 도의 휘도 라인 지연기(19)를 이용하는데 라인 지연기에 의해 지연된 출력신호(YLDO)와 지연되지 않은 휘도 수평 인터폴레이션 회로(18)의 출력신호(YHIO)를 이용하고 수직 계수를 이용하여 근사화된 이선형 인터폴레이션을 수직적으로 수행한다.

휘도 수평 인터폴레이션 회로(18)의 출력신호(YHIO)를 입력으로 하여 수직 계수에 따라 수직 인터폴레이션된 신호(YVIO)를 출력으로 하는 방법은 휘도 수평 인터폴레이션 회로(17)의 구성과 동일하지만 휘도 라인 지연기(19)의 입력신호(YLDI)와 지연된 신호(YLDO)를 제어하는 휘도 라인 지연 제어신호(YLDC)와 제7도에 나타낸 멀티플렉서(125)가 있다. 이 멀티플렉서(125)는 주밍율이 커지면 라인 데이타를 여러 라인동안 유지해야 하는데 이것을 위해 휘도 라인 지연 제어신호(YLDC)에 따라 라인 지연신호를 궤환시킨다. 휘도 라인 지연 제어신호(YLDC)가 하이레벨이면 궤환을 이용하여 로우레벨이면 휘도 수평 인터폴레이션 회로(17)의 출력신호(YHIO)의 라인 지연이 되도록 한다. 이런 방법을 이용하여 하나의 라인 지연으로 멀티플렉서/디멀티플렉서(16)의 출력신호를 여러 라인동안 유지할 수가 있다.

휘도 수직 인터폴레이션 회로(18)에서 2개의 디지탈 클럭 보상회로(122, 170)에서 지연 안된 휘도 수평 인터폴레이션 출력신호(YHIO)를 클럭 보상하여 휘도 라인 지연기(19)를 거친 지연신호(YLDO)와의 클럭동기를 맞춘다. 디지탈 주밍에 있어서, 최대 3라인의 궤환이 필요하고 이에 따라 최대 3클럭의 지연을 보상해주어야 하는데 신호(FSN0, FSN1)에 따라 클럭 지연의 횟수를 판단하게 구성되어 있다. 제8도는 디지탈 클럭 보상회로(122, 170)의 블럭도이다.

위와 같은 동작을 수행할 경우 주밍율에 따라 주신호의 처리 지연이 달라지게 되는데 이것을 방지하기 위해 제7도의 디지탈 클럭 보상회로(122, 170)에서는 제어신호(FSN0, FSN1)에 따라 휘도 수직 인터폴레이션 회로(18)의 디지탈 클럭 보상회로에서 하는 반대의 동작을 수행하게 하여 전체 시스템의 클럭동기를 안정화시켰다.

수평 계수 발생회로(21)는 주밍율(ZRD)에 따라 수평 인터폴레이션에 필요한 계수를 발생하며 인터폴레이션을 위한 데이타의 제어를 위한 클럭신호를 발생시키는 것으로 제9도에 나타나 있다. 수평 인터폴레이션을 위하여 필요한 계수는 아래의 표 3과 같다.

[표 3]

상기 표 3과 같은 주밍율에 따른 수평 계수 Hβ가 제9도의 이전 카운터(303) 및 제9도의 전가산기들(307, 308, 309, 310)에 의해 발생되고 이것에서 수평 계수(Hα)는 제9도의 전가산기(316)를 이용하여 1-Hβ를 하여 만든다. 이와같이 발생되는 수평 계수(Hα, Hβ)는 휘도 수평 인터폴레이션 회로(17)에 입력되는 수평 인터폴레이션을 하는데 필요한 계수로 사용된다.

상기 표 3에서 멀티 스크린 처리의 동작을 할 때는 멀티 스크린 인에이블 신호(MSE)는 로우레벨이 되고 제9도의 AND게이트들(293 내지 302)의 출력신호는 모두 0으로 되어 주밍율(ZRD)이 강제적으로 0가 된다. 이때 계수들(Hα, Hβ)은 각각 (32/32), 0이 된다. 이때의 Hα는 Hα5, Hα4, Hα3, Hα2, Hα1 및 Hα0의 순서로 100000이 된다. 또한, Hβ는 Hβ4, Hβ3, Hβ2, Hβ1 및 Hβ0의 순서로 0이 되어 이들 수평 계수를 이용한 휘도 수평 인터폴레이션 회로(17)는 인터폴레이션을 하지 않은 것과 같은 결과를 얻을 수 있다.

멀티 스크린 처리외에 선택된 카메라 영상에 대한 디지탈 주밍 기능을 수행할 때는 주밍율(ZRD) 값이 주밍율에 따라 상기 표 3과 같은 입력을 갖게 되고 멀티 스크린 인에이블 신호(MSE)는 하이레벨이 되어 주밍율(ZRD)는 제9도의 AND게이트(298)를 제어하여 제9도의 이진 카운터(303)에서 출력되는 카운터 값을 필터링한다. 제9도의 AND게이트(298)는 이진 카운터(303)의 출력신호를 그대로 사용하므로 주밍율(ZRD)이 하이레벨이면 0, 1, 2,…, 30, 31의 값을 연속적으로 출력한다. 제9도의 AND게이트(299)는 이진 카운터(303)의 출력을 1비트 쉬프트 레프트한 신호를 사용하므로 주밍율(ZRD1)이 하이레벨이면 0, 2, 4,…, 28, 30의 값을 연속적으로 출력한다. 제9도의 AND게이트(300)는 이진 카운터(303) 출력을 2비트 쉬프트 레프트한 신호를 사용하므로 주밍율(ZRD2)이 하이레벨이면 0, 4, 8,…, 24, 28의 값을 연속적으로 출력한다. 제9도의 AND게이트(301)는 이진 카운터(303)의 출력을 3비트 쉬프트 레프트한 신호를 사용하므로 주밍율(ZRD3)이 하이레벨이면 0, 8, 16,…, 16, 24의 값을 연속적으로 출력한다. 제9도의 AND게이트(302)는 이진 카운터(303)의 출력을 4비트 쉬프트 레프트한 신호를 사용하므로 주밍율(ZRD4)가 하이레벨이면 0, 16, 0,…, 0, 16의 값을 연속적으로 출력한다. 이들 선택된 값들은 제9도의 전가산기에 의해 더해지는데 더해진 값을 32로 나누어 나머지한 취한다. 이렇게 하면 제9도의 D플립플롭(311)에서 Hβ값을 얻을 수 있다. 이 Hβ값은 제9도의 D플립플롭들(312, 313, 314, 315)에 의해 지연되어 휘도 수평 인터폴레이션 회로(17)로 입력된다. Hα는 1(32/32)-Hβ에 의해 얻을 수 있는데 전가산기를 이용하여 뺄셈을 수행하기 위해서는 1+(-Hβ)의 형태로 변환한다. -Hβ는 Hβ의 보수를 취하고 1을 더하면 된다. Hβ의 보수는 제9도의 D플립플롭(314)의 반전 출력신호(QB)를 취하여 +1은 제9도의 전가산기(316)의 캐리 입력단자(CI)에 1을 더하여 얻는다. 이렇게 하면 -Hβ가 얻어지고 제9도의 전가산기(316)의 입력단자(B)에 1(32/32)를 더하여 최종 (Hα)를 제9도의 D플립플롭(317)에서 얻을 수 있다.

인터폴레이션을 위해서는 필드 메모리 1, 2(9, 10)에 저장된 데이타를 주밍율에 맞게 리드하여야 하는데 이는 적절한 어드레스를 필드 메모리에 입력하여 원하는 데이타를 리드할 수 있다 이와같이 적절한 어드레스를 만들기 위한 리드 컬럼 클럭신호(Read Column Clock Singal)(RCOLK)도 수평 계수 발생기(21)에서 발생시킨다. 이의 발생 방법은 주밍율에 따라 발생된 제9도의 D플립플롭(311)의 Hβ값과 D플립플롭(312)의 Hβ값을 제9도의 비교기(320)에서 서로 비교하여 현재의 Hβ값이 이전의 Hβ값보다 크면 하이레벨을 출력하고 이 신호는 D플립플롭(321)의 클럭에 동기된다. D플립플롭(321)의 출력과 클럭 및 지연된 수평 구동 펄스(DHD1)를 입력으로 하는 AND게이트(322)는 D플립플롭(321)이 하이레벨일 때만 클럭을 출력하여 리드 컬럼 클럭신호(RCOLK)을 발생시키고 그렇지 않으면 클럭을 발생시키지 않는다. 여기에서 신호(DHD1)는 수평 구동 펄스를 상승 엣지만 지연시킨 신호로 수평 블랭킹 기간에 리드 컬럼 클럭신호(RCOLCK)를 디스에이블시키기 위한 신호이다. 이와같은 방법으로 발생된 리드 컬럼 클럭신호(RCOLCK)은 어드레스 발생기(22)로 입력되어 리드 컬럼 어드레스를 발생시키는 클럭으로 사용된다.

리드 컬럼 클럭신호(RCOLCK)과 같은 방법으로 발생되지만 지연이 다른 리드 컬럼 클럭신호(DRCOLCK)가 있는데 이 신호는 필드 메모리 1, 2(9, 10)에서 리드된 클럭을 클럭킹하기 위한 클럭이며 이 신호는 휘도 수평 인터폴레이션 회로(17)로 입력되어 주밍율에 따라 수평 화소의 데이타를 유지하는데 사용된다. 리드 컬럼 클럭신호(RCOLCK)의 클럭에 의해 제3도의 어드레스 발생기(22)에서 리드 칼럼 어드레스가 발생되고 이 리드 어드레스는 필드 메모리 1, 2(9, 10)를 제어하여 필드 메모리 1, 2(9, 10)에서 데이타를 리드한다. 즉, 제3도의 어드레스 발생기(22)에서 리드 컬럼 클럭신호(RCOLCK)로 리드 칼럼 어드레스를 발생시키는 것과 이 리드 칼럼 어드레스에 의해 필드 메모리에서 데이타가 리드되는데 지연이 발생되므로 이 지연을 보상하여 주밍율에 따른 정확한 데이타의 유지를 위해 제3도의 휘도 수평 인터폴레이션 회로(17)에 입력되는 지연된 리드 컬럼 클럭신호(DRCOLCK)의 클럭을 지연시킬 필요가 있다. 전체 시스템에 맞는 지연은 제9도의 D플립플롭(313)의 갯수를 조정하여 임의의 지연을 갖는 지연된 리드 컬럼 클럭신호(DRCOLCK)를 발생시킬 수 있다. 여기에서, 지연된 수평 구동 펄스(DHD2)는 신호(DHD1)과 같은 성질의 신호지만 지연된 리드 컬럼 클럭신호(DRCOLCK)가 리드 컬럼 클럭신호(RCOLCK)에 대한 지연만큼 신호(DHD1)에 대해 지연을 가진다.

제3도의 수직 계수 발생기(20)는 수직 인터폴레이션에 필요한 수직 계수(Vα, Vβ)와 멀티 스크린 처리에 대한 2배의 인터폴레이션을 위한 신호의 발생, 리드 로우 클럭신호(Read Row Clock Signal)(RROWCK), 휘도 라인 지연기(19)의 지연의 궤환에 대한 클럭 지연의 보상을 위한 신호(FNS ; Feedback Number Strobe) 등을 발생시키며 제10도의 회로 구성을 가진다. 기본적인 수직 계수의 발생방법은 수평 계수의 발생방법과 동일하지만 계수의 발생이 라인(HD)별로 이루어지는 점이 다르다. 제10도의 이진 카운터(342)의 클럭으로 버퍼링 수평 구동 펄스(BHD ; Buffering Horizontal Drive Pulse)가 사용되었다. 이렇게 발생된 수직 계수(Vα, Vβ)는 수직 인터폴레이션을 수행하는 휘도 수직 인터폴레이션 회로(18)에 입력되어 휘도 수평 인터폴레이션 회로(18)의 휘도 수평 인터폴레이션된 출력신호(YHIO)에 대한 수직 인터폴레이션 계수로 이용된다.

리드 로우 어드레스를 발생시키는데 필요한 리드 로우 클럭신호(RROWCK)도 수직 계수(Vβ)값을 서로 비교하여 클럭의 발생여부를 판단하고 이와같이 발생된 리드 로우 클럭신호(RROWCK)은 제3도의 어드레스 발생기(22)에 입력되어 리드 로우 어드레스를 발생시키는데 이용된다.

수직 인터폴레이션을 위해서는 휘도 라인 지연기(19)를 이용하여 1H 라인의 데이타를 지연시키는 것이 필요하였는데 주밍율에 따라 여러번의 라인 지연이 필요하게 되며 이를 위해 라인 지연의 궤환을 이용한다. 라인 지연의 궤환을 제어하는 신호가 휘도 라인 지연 제어신호(YLDC)이며 라인 지연의 특성에 따른 클럭 지연을 보상해 주는 신호가 FNS0, 1이다.

멀티 스크린 처리의 동작을 수행하게 되면 멀티 스크린 인에이블 신호(MSE)는 로우레벨로 입력된다. 멀티 스크린 인에이블 신호(MSE)가 로우레벨이면 주밍율(ZRD) 신호에 관계없이 제10도의 AND게이트(347, 348, 349, 350, 351)의 주밍율(ZRD) 출력은 16으로 고정되어 수직적인 방향으로 2배의 인터폴레이션을 수행하도록 한다. 이에 따라 Vα와 Vβ 및 리드 로우 클럭신호(RROWCK)는 2배의 인터폴레이션에 대한 계수 및 클럭을 각각 발생한다.

제3도의 어드레스 발생기(22)는 필드 메모리 1, 2(9, 10)의 리드/라이트 어드레스를 발생시키며 필드 메모리 1, 2(9, 10)로 사용하는 다이나믹 랜덤 억세스 메모리장치의 리플레쉬를 위한 타이밍 등을 발생하며 제11도는 어드레스 발생기(22)의 세부 블럭도이다.

먼저, 라이트 어드레스 신호(PCK)의 버퍼링된 클럭(CK)을 클럭으로 하여 라이트 컬럼 어드레스가 제11도의 10비트 이진 카운터(433)에서 발생되고 신호(HD)의 버퍼링된 신호인 신호(BHD)를 클럭으로 하여 라이트 로우 어드레스가 제11도의 이진 카운터(434)에서 발생된다. 이들 각각의 어드레스는 제11도의 멀티플렉서(439)에서 라이트 리드 로우 및 컬럼 어드레스가 라이트 어드레스로 시분할된다.

리드 어드레스는 모드에 따라 다른 리드 어드레스 발생이 필요한데 두가지 경우의 리드 어드레스 발생 방법이 있다.

디지탈 주밍을 위한 리드 어드레스 발생 방법을 설명하면 다음과 같다.

디지탈 주밍을 위한 리드 컬럼 어드레스는 수평 계수 발생기(21)에서 입력된 리드 컬럼 클럭신호(RCOLCK)를 클럭으로 하여 제11도의 10비트인 이진 카운터(341)에서 발생되고 이 리드 컬럼 어드레스는 주밍율에 대한 수평 시작점 어드레스 및 부윈도우 디지탈 주밍을 위한 어드레스 보상신호인 신호(HCA)와 제11도의 10비트 전가산기(449)에서 더해져서 리드 컬럼 어드레스가 제11도의 D플립플롭(452)에서 최종 발생한다. 또한, 리드 로우 어드레스는 수직 계수 발생기(20)에서 입력된 리드 로우 클럭신호(RROWCK)를 클럭으로 하여 제11도의 9비트 이진 카운터(442)에서 발생되며 주밍율에 대한 수직 시작점 어드레스 및 부윈도우 디지탈 주밍을 위한 어드레스 보상신호인 신호(VCA)와 제11도의 9비트 전가산기(450)에서 더해져 제11도의 D플립플롭(453)에서 리드 로우 어드레스가 발생한다. 이들 신호는 제11도의 멀티플렉서(454)에서 시분할되어 리드 어드레스로 된다.

위에서 발생된 라이트 어드레스 및 리드 어드레스는 각각 제11도의 멀티플렉서(440, 455)에서 필드 출력신호(FLDO)에 따라 선택되어지는데 이것은 필드 메모리 1, 2(9, 10)가 필드 및 모드에 따라 리드 및 라이트 동작을 서로 반대로 수행하기 때문에 그 동작에 적합한 어드레스를 전송할 필요가 있기 때문이다. 최종 선택된 어드레스는 제11도의 D플립플롭(450, 457)에서 클럭이 동기되어 최종 어드레스 신호(FM1A, FM2A)로 출력되고 이들 어드레스 신호는 필드 메모리 1, 2(9, 10)를 각각 제어한다.

멀티 스크린 처리를 위한 리드 어드레스 발생 방법을 설명하면 다음과 같다.

멀티 스크린 처리의 동작을 위한 리드 컬럼 어드레스는 2 : 1 부샘플링을 위해 1수평 라인을 기준으로 1, 3, 5, 7,…,509, 511, 1, 3, 5, 7,…,509, 511과 같은 어드레스를 발생시켜야 한다. 이것을 표 1과 같은 라이트에 대해 표 2와 같은 리드를 해야 하기 때문이다.

[표 2]

이와같은 리드 컬럼 어드레스를 발생하기 위해 제11도의 10비트 이진 카운터(441)의 출력을 1비트 쉬프트 레프트한다. 상세한 도면을 제13도에 나타내었다. 이렇게 하면 클럭에 따라 발생된 제13도의 10비트 이진 카운터(441)에서 발생된 어드레스 0, 1, 2, 3,…,을 제13도의 멀티플렉서(443)의 입력단자(B1-B8)에서 1비트 쉬프트 레프트하여 입력하고 입력단자(B9, B0)에 로우레벨을 입력하면 클럭에 따라 0, 2, 4, 6,…,의 어드레스를 제13도의 멀티플렉서(643)에서 얻을 수 있다. 이때 멀티 스크린 인에이블 신호(MSE)는 로우레벨이다. 멀티플렉서(643)에서 선택된 어드레스를 제11도의 전가산기(449)의 캐리신호 입력단자(CI)에 하이레벨값을 인가하여 멀티 스크린 처리를 위한 리드 컬럼 어드레스 1, 3, 5, 7,…,509, 511, 1, 3, 5,…,509, 511의 값을 만들 수 있다.

멀티 스크린 처리의 동작을 위한 리드 로우 어드레스는 4 : 1의 수직 부샘플링으로 필드 메모리에 저장된 데이타를 표 2와 같은 형태로 데이타를 리드해야 함으로 그에 따라 윈도우 1에서는 1, 5, 9, 13,…,, 윈도우 2는 2, 6, 10, 14,…,, 윈도우 3은 3, 7, 11, 15,…, 및 윈도우 4는 4, 8, 12, 16,…,의 리드 로우 어드레스를 각각 가져야 한다. 위의 로우 어드레스를 수식으로 표현하면 다음과 같다.

윈도우 1=4×n+1에 대한 리드 로우 어드레스

윈도우 2=4×n+2에 대한 리드 로우 어드레스

윈도우 3=4×n+3에 대한 리드 로우 어드레스

윈도우 4=4×n+4에 대한 리드 로우 어드레스

(여기에서, n=0, 1, 2,…이다.)

이와 같은 멀티 스크린 처리를 위하여 리드 로우 어드레스를 발생시키기 위한 제11도의 상세도를 제13도에 나타내었다. 윈도우별로 리드 로우 어드레스를 발생하기 위해 공통적인 4×n의 어드레스를 제13도의 9비트 이진 카운터(643)의 출력을 2비트 쉬프트 레프트하여 제13도의 멀티플렉서(644)에 입력한다. 그리고 입력단자(B0, B1 및 B8)의 입력을 로우레벨로 하면 멀티플렉서(644)의 출력값으로 리드 로우 클럭신호(RROWCK)를 n이라 할때 멀티 스크린 인에이블 신호(MSE)가 로우레벨이면 4×n의 값을 발생시킬 수 있다. 다음으로 각 윈도우별로 1, 2, 3, 4를 더하는 회로가 요구되는데 먼저 각 윈도우의 경계를 정의할 필요가 있다. 수평 윈도우의 경계는 수평 어드레스를 기준으로 255보다 작으면 윈도우 1과 3을 나타내고 크면 윈도우 2와 4를 나타낸다. 위와 같은 수평 윈도우 경계는 제13도의 D플립플롭(602)에서 하는데 제13도의 10비트 이진 카운터(641)의 출력 CQ8(수평 어드레스 값=255)를 분주하여 결정한다.

수직 윈도우의 경계는 수직 어드레스 기준으로 64가 되는데 이는 제13도의 T플립플롭(617)에서 제13도의 9비트 이진 카운터(642)의 출력단자(CQ5)(수직 어드레스 값=64)를 입력으로 하여 결정한다. 위의 수평 및 수직 윈도우의 경계 값에 따라 제13도의 NAND게이트(618, 619, 620, 621, 622, 623, 624, 625)를 이용하여 윈도우별의 1, 2, 3, 4의 값을 제13도에서 멀티플렉서(651)의 입력단자(B0, B1, B2)에 입력시켜 이의 최종 출력이 제11도의 전가산기(450)에서 제10도의 D플립플롭(346)의 출력값 4×n과 더해져서 원하는 윈도우에 해당하는 리드 로우 어드레스를 발생시킨다.

이들 멀티 스크린 처리를 위한 리드 컬럼 및 로우 어드레스는 디지탈 주밍을 위한 리드 어드레스와 같은 신호 흐름을 가지면 멀티 스크린 인에이블 신호(MSE)가 하이레벨이면 디지탈 주밍 및 멀티 스크린 처리외의 어드레스를 발생시키고 로우레벨이면 멀티 스크린 처리를 위한 최종적인 어드레스 신호(FM1A, FM2A)의 어드레스를 발생시킨다.

제11도는 리드 및 라이트 어드레스의 발생뿐만 아니라 로우 어드레스 스트로우브 신호(RAS1B, RAS2B) 및 컬럼 어드레스 스트로우브 신호(CAS1B, CAS2B)도 발생시키는데 이것은 위에서 발생한 로우 및 컬럼 어드레스에 동기를 맞추어서 발생되어야 한다.

어드레스 발생기(22)의 기능의 하나로 필드 메모리 1, 2(9, 10)을 리플레쉬(Refresh)시키는 것이 있는데 이는 로우 어드레스 스트로우브 신호(RAS1B, RAS2B) 및 컬럼 어드레스 스트로우브 신호(CAS1B, CAS2B)를 이용하여 수직 블랭킹 기간에 5사이클의 RASB 비포 CASB(RASB Before CASB) 리플레쉬를 수행하도록 하였다. 리플레쉬를 위한 회로는 제12도와 같다.

위의 어드레스 발생 및 리플레쉬는 필드 메모리로 사용하는 반도체 메모리 장치의 스펙(specification)을 만족하도록 설계되었다.

명령 인에이블 신호(23)는 멀티 스크린 처리 모드, 디지탈 주밍, 및 기타의 기능에 대한 필드 출력신호(FLDO) 및 라이트 인에이블 신호와 주밍율에 따른 시작 어드레스 및 부윈도우 주밍을 위한 어드레스를 발생하는 회로이다. 제1도의 아날로그 스위치 회로(5)를 제어하여 수직 부샘플링을 가능하게 하는 멀티 스크린 제어신호(MSCS) 및 제3도의 비데오 테이프 레코더의 기록을 제어하는 신호인 신호(VCRAS ; Video Tape Recorder Recording acknowlege Signal)를 발생시킨다.

주밍율에 대한 시작 어드레스는 다음 식으로 표현된다.

수평 시작 어드레스; 주밍 단게×8

수직 시작 어드레스; 주밍 단계×4

위의 식에서 주밍 단계가 8이라면 수평 시작 어드레스는 64가 되고 수직 시작 어드레스는 32가 된다. 이들 시작 어드레스는 각각 HCA, VCA로 표현되며 이 어드레스는 제3도의 어드레스 발생기(22)로 입력되어 리드 컬럼 어드레스 및 리드 로우 어드레스에 더해져 최종 리드 어드레스가 된다.

부윈도우 주밍을 위한 부윈도우 주밍 영역은 아래의 표 4와 같고 이와같은 부윈도우의 어드레스 발생은 타이밍 발생기에서 입력된 SCO의 윈도우 선택에 따라 어드레스를 발생시키는데 이는 아래의 표 5와 같다.

[표 4]

[표 5]

명령 인에이블 회로(23)는 필드 메모리 1, 2(9, 10)의 리드/라이트 모드를 제어하는 신호를 발생시키는데 직접 필드 메모리 1, 2(9, 10)의 리드/라이트를 제어하는 필드 메모리 라이트 인에이블 신호(FM1WE, FM2WE)와 멀티플렉서/디멀티플렉서(16)를 제어하는 필드 출력신호(FLDO)가 있다. 필드 메모리 라이트 인에이블 신호(FM1WE, FM2WE)는 각각 필드 메모리 1, 2(9, 10)의 라이트 인에이블을 제어한다. 라이트 인에이블 신호가 로우레벨이면 필드 메모리는 라이트 모드가 된다. 두개의 필드 메모리 1, 2(9, 10)는 항상 반대의 동작을 함으로 필드 메모리 라이트 인에이블 신호(FM1WE)가 로우레벨이면 필드 메모리 라이트 인에이블 신호(FM2WE)는 하이레벨이 된다. 그리고 필드 메모리 라이트 인에이블 신호(FM1WE)는 필드 메모리 2(10)의 출력 인에이블을 제어하는데 이는 각각의 필드 메모리가 반대의 모드로 동작하기 때문에 하나의 신호로 라이트 및 출력 인에이블을 제어할 수 있다. 필드 메모리 라이트 인에이블 신호(FM2WE)도 필드 메모리 라이트 인에이블 신호(FM1WE)과 같은 역할을 함으로 필드 메모리 라이트 인에이블 신호(FM2WE)는 필드 메모리 1(9)의 출력 인에이블을 제어한다.

필드 출력신호(FLDO)는 멀티플렉서/디멀티플렉서(16)를 제어하는데 위에서 필드 메모리 라이트 인에이블 신호(FM1WE, FM2WE)에 따라 필드 메모리 1, 2(9, 10)가 리드 및 라이트 모드로 결정되면 제3도의 저역 통과 필터(15)의 출력신호(LPFO)를 라이트 모드로 선택된 필드 메모리에 전송하고 리드 모드로 된 필드 메모리에서 신호를 리드하여 제3도의 휘도 수평 인터폴레이션 회로(17)로 전송시키는 기능을 한다.

또한, 명령 인에이블 회로(23)는 제3도의 타이밍 발생기(24)의 신호(CR, ZR)의 각 6비트를 입력으로 한다. 신호(CR)는 스틸(still), 스트로우브(strobe)를 위한 필드 메모리 1, 2(9, 10)의 리드/라이트를 제어하는 필드 메모리 라이트 인에이블 신호(FM1WE, FM2WE)를 발생할 수 있도록 하며 멀티 스크린 모드의 온과 오프에서의 특정 카메라의 선택이 가능하도록 멀티 스크린 제어신호(MSCS)를 발생한다. 각 CR에 대한 기능은 아래의 표 6과 같다.

[표 6]

명령 인에이블 회로(23)로 입력되는 외부 신호인 로우 셔터 속도 인에이블 신호(LSSEN ; Low Shutter Speed Enable)는 로우 셔터 속도 동작을 알리는 신호이며 신호(LSSEN)가 하이레벨일 때 표 6에 나타나 있는 스트로우브 모드와 함께 동작하여 스트로우브 모드와 같은 로우 셔터 속도 모드를 가지도록 하였다. 신호(ZR)은 멀티 스크린 처리 기능을 수행할 때를 제외한(CR5=0) 경우에 대해 디지탈 주밍의 주밍율을 결정할 때 사용되며 각 신호(ZR)에 대한 주밍율은 표 7과 같다. 표 7에서 신호(ZR5)가 하이레벨이면 제1도의 비데오 테이프 레코더의 기록을 알리는 신호(VCRAS)를 발생시켜 기록이 이루어지도록 한다.

제3도의 타이밍 발생기는 본 시스템에 필요한 기본 신호들을 발생시키는 회로이다. 본 시스템에서는 기본 카메라 신호(PCK(system clock), HD, VD, FLD,…) 등을 입력으로 하여 필요한 모든 신호를 발생시키도록 하였다. 신호(PCK, HD 및 VD)의 버퍼링된 신호(CK,BHD 및 BVD)가 각각 발생된다. 시스템 특성에 알맞는 신호로는 신호(HD)에 대해 신호(WHR, DHD, DHD1 및 DHD2)가 발생되며 신호(VD)에 대한 신호(WVR 및 DVD)가 발생된다. 또한, 제3도의 휘도 라인 지연기의 클럭으로 신호(SHD)와 신호(SHP)를 합성한 시스템 클럭의 2배 주파수를 가지는 신호(LCK)가 발생된다. 그리고 마이크로 컴퓨터 인터페이스로 신호(LD(loading)), 신호(MSPC(Multi Screen Process Control)), 신호(MSPE(Multi Screen Process Enable)) 등을 입력으로 하여 신호(MSE, ZRM, CR 및 SCO)들을 발생시킨다.

상기 실시예에서는 단지 4개의 카메라로부터의 출력영상의 하나의 모니터에 화면분할하여 동시에 표시하는 멀티 스크린 시스템을 설명하였지만 상기와 같은 방법을 4개 이상의 카메라로부터의 출력영상을 하나의 모니터에 4개 이상으로 화면 분할하여 표시하는 멀티 스크린 시스템도 상기 실시예로부터 용이하게 구현할 수 있다.

따라서, 본 발명의 멀티 스크린 처리 시스템은 복수개의 카메라로부터의 출력영상의 하나의 모니터에 화면분할하여 동시에 디스플레이할 수 있다.

Claims

복수개의 카메라 ; 상기 복수개의 카메라로부터의 영상을 동시에 디스플레이하기 위한 모니터 ; 상기 복수개의 카메라로부터의 영상을 소정 비율로 수직적으로 부샘플링하기 위한 아날로그 스위치 수단 ; 상기 아날로그 스위치 수단으로부터의 신호를 휘도신호와 동기신호로 분리하기 위한 휘도 및 동기신호 분리수단 ; 상기 휘도 및 동기신호 분리수단의 출력신호를 디지탈 신호로 변환하기 위한 아날로그/디지탈 변환수단 ; 상기 변환된 디지탈 신호를 저장하기 위한 제1, 제 2 저장수단 ; 상기 제1, 제 2 저장수단에 저장된 신호를 입력하여 수평적인 부샘플링을 수행하고 신호처리 하기 위한 멀티 스크린 처리 수단 ; 상기 멀티 스크린 처리 수단에 의해서 신호 처리된 디지탈 신호를 아날로그 신호로 변환하기 위한 디지탈/아날로그 변환수단 ; 및 상기 디지탈/아날로그 변환수단의 출력신호와 상기 분리된 동기신호를 합성하여 상기 모니터에 인가하기 위한 휘도 및 동기신호 혼합수단을 구비한 것을 특징으로 하는 멀티 스크린 처리 시스템.
제1항에 있어서, 상기 멀티 스크린 처리수단은 상기 휘도 및 동기신호 혼합수단의 출력신호를 기록하기 위한 기록수단을 더 구비한 것을 특징으로 하는 멀티 스크린 처리 시스템.
제1항에 있어서, 상기 멀티 스크린 처리수단은 상기 아날로그/디지탈 변환수단의 출력신호를 저역 통과 필터링하기 위한 저역 통과 필터 ; 필드 출력신호에 응답하여 상기 저역 통과 필터의 출력신호를 상기 제1, 제 2 저장수단에 선택적으로 저장하거나, 상기 제1, 제 2 저장수단에 저장된 신호를 선택적으로 독출하기 위한 멀티플렉서/디멀티플렉서 ; 상기 멀티플렉서/디멀티플렉서의 출력신호를 입력하여 상기 소정 비율로 인터폴레이션을 수행하기 위한 수직 인터폴레이션 수단을 구비한 것을 특징으로 하는 멀티 스크린 처리 시스템.
제3항에 있어서, 상기 멀티 스크린 처리수단은 상기 저역 통과 필터의 출력신호를 입력하여 수평적인 인터폴레이션을 수행하여 상기 수직 인터폴레이션 수단에 인가하기 위한 수평 인터폴레이션 수단을 더 구비한 것을 특징으로 하는 멀티 스크린 처리 시스템.
제3항에 있어서, 상기 저역 통과 필터는 소정 시간 지연된 클럭신호에 응답하여 상기 아날로그 디지탈 변환수단의 출력신호를 지연하기 위한 제 1 지연회로 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제 1 지연회로의 출력신호를 지연하기 위한 제 2 지연회로 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제 2 지연회로의 출력신호를 지연하기 위한 제 3 지연회로 ; 상기 제 1 지연회로와 상기 제 3 지연회로의 출력신호를 각각 2비트 쉬프트 라이트한 신호를 가산하기 위한 제 1 가산기 ; 상기 제 1 지연회로의 출력신호와 상기 제 3 지연회로의 출력신호를 각각 1비트 쉬프트 라이트한 신호를 가산하기 위한 제 2 가산기 ; 상기 제 1, 2가산기의 출력신호를 가산하기 위한 제 3 가산기 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제 3 가산기의 출력신호를 1비트 쉬프트 라이트한 신호를 지연하기 위한 제 4 지연회로 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제 2 지연회로의 출력신호를 지연하고 2비트 쉬프트 라이트하기 위한 제 5 지연회로 ; 상기 제4, 5지연회로의 출력신호를 가산하기 위한 제 4 가산기 ; 멀티 스크린 인에이블 신호에 응답하여 상기 제 4 가산기의 출력신호와 상기 소정 시간 지연된 클럭신호를 선택적으로 출력하기 위한 제 1 선택수단을 구비한 것을 특징으로 하는 멀티 스크린 처리 시스템.
제3항에 있어서, 상기 멀티플렉서/디멀티플렉서는 상기 필드 출력신호의 반전된 신호에 응답하여 상기 저역 통과 필터의 출력신호를 출력하기 위한 제13상태 버퍼 ; 상기 소정 시간 지연된 필드 출력신호에 응답하여 상기 저역 통과 필터의 출력신호를 출력하기 위한 제23상태 버퍼 ; 상기 필드 출력신호의 반전된 신호에 응답하여 상기 제1, 23상태 버퍼의 출력신호를 선택적으로 출력하기 위한 제 2 선택수단 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제 2 선택수단의 출력신호를 지연하여 출력하기 위한 제 6 지연회로를 구비한 것을 특징으로 하는 멀티 스크린 처리 시스템.
제4항에 있어서, 상기 수평 인터폴레이션 수단은 소정시간 지연된 리드 컬럼 클럭신호에 응답하여 상기 저역 통과 필터의 출력신호를 지연하기 위한 제 7 지연회로 ; 상기 제 7 지연회로의 출력신호를 상기 소정시간 지연된 리드 컬럼 클럭신호에 응답하여 지연하기 위한 제 8 지연회로 ; 상기 제 7 지연회로의 출력신호와 제 1 계수의 제 1 비트신호를 논리곱하기 위한 제 1 논리곱 게이트 ; 상기 제 7 지연회로의 출력신호를 1비트 쉬프트 라이트한 신호와 상기 제 1 계수의 제 2 비트신호를 논리곱하기 위한 제 2 논리곱 게이트 ; 상기 제 7 지연회로의 출력신호를 2비트 쉬프트 라이트한 신호와 상기 제 1 계수의 제 3 비트신호를 논리곱하기 위한 제 3 논리곱 게이트 ; 상기 제 7 지연회로의 출력신호를 3비트 쉬프트 라이트한 신호와 상기 제 1 계수의 제 4 비트신호를 논리곱하기 위한 제 4 논리곱 게이트 ; 상기 제 7 지연회로의 출력신호를 4비트 쉬프트 라이트한 신호와 상기 제 1 계수의 제 5 비트신호를 논리곱하기 위한 제 5 논리곱 게이트 ; 상기 제 7 지연회로의 출력신호를 5비트 쉬프트 라이트한 신호와 상기 제 1 계수의 제 6 비트신호를 논리곱하기 위한 제 6 논리곱 게이트 ; 상기 제1, 2논리곱 게이트의 출력신호를 논리합하기 위한 제 1 논리합 게이트 ; 상기 제 8 지연회로의 출력신호와 제 2 계수의 제 1 비트신호를 논리곱하기 위한 제 7 논리곱 게이트 ; 상기 제 8 지연회로의 출력신호를 1비트 쉬프트 라이트한 신호와 상기 제 2계수의 제 2 비트신호를 논리곱하기 위한 제 8 논리곱 게이트 ; 상기 제 8 지연회로의 출력신호를 2비트 쉬프트 라이트한 신호와 상기 제 2 계수의 제 3 비트신호를 논리곱하기 위한 제 9 논리곱 게이트 ; 상기 제 8 지연회로의 출력신호를 3비트 쉬프트 라이트한 신호와 상기 제 2 계수의 제 4 비트신호를 논리곱하기 위한 제10논리곱 게이트 ; 상기 제 8 지연회로의 출력신호를 4비트 쉬프트 라이트한 신호와 상기 제 2 계수의 제 5 비트신호를 논리곱하기 위한 제11논리곱 게이트 ; 및 상기 제 1 논리합 게이트 및 상기 제 3, 4, 5, 6, 7, 8, 9, 10, 11논리곱 게이트의 출력신호들을 가산하여 휘도 수평 인터폴레이션된 신호를 발생하기 위한 제 1 가산수단을 구비한 것을 특징으로 하는 멀티 스크린 처리 시스템.
제7항에 있어서, 상기 제 가산수단은 상기 제3, 4논리곱 게이트의 출력신호를 가산하기 위한 제 5 가산기 ; 상기 제5, 6논리곱 게이트의 출력신호를 가산하기 위한 제 6 가산기 ; 상기 소정 시간 지연된 클럭신에 응답하여 상기 논리합 게이트의 출력신호를 지연하기 위한 제 9 지연회로 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제 5 가산기의 출력신호를 지연하기 위한 제10지연회로 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제 6 가산기의 출력신호를 지연하기 위한 제11지연회로 ; 상기 제10, 11지연회로의 출력신호를 가산하기 위한 제 7 가산기 ; 상기 제 9 지연회로의 출력신호와 상기 제 7 가산기의 출력신호를 가산하기 위한 제 8 가산기 ; 상기 제8, 9논리곱 게이트의 출력신호를 가산하기 위한 제 9 가산기 ; 상기 제10, 11논리곱 게이트의 출력신호를 가산하기 위한 제 10 가산기 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제 7 논리곱 게이트의 출력신호를 지연하기 위한 제12지연회로 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제 9 가산기의 출력신호를 지연하기 위한 제13지연회로 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제10가산기의 출력신호를 지연하기 위한 제14지연회로 ; 상기 제13, 14지연회로의 출력신호를 가산하여 출력하기 위한 제11가산기 ; 상기 제12지연회로의 출력신호와 상기 제11가산기의 출력신호를 가산하여 출력하기 위한 제12가산기 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제 8 가산기의 출력신호를 지연하여 출력하기 위한 제15지연회로 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제12가산기의 출력신호를 지연하여 출력하기 위한 제16지연회로 ; 상기 제15, 16지연회로의 출력신호를 가산하기 위한 제13가산기를 구비한 것을 특징으로 하는 멀티 스크린 처리 시스템.
제3항에 있어서, 상기 수직 인터폴레이션 수단은 반전된 휘도 라인 지연 제어신호에 응답하여 휘도 라인 지연된 신호와 상기 수평 인터폴레이션된 신호를 선택적으로 출력하기 위한 제 3 선택수단 ; 상기 휘도 라인 지연된 신호와 상기 제 3 계수의 제 1 비트신호를 논리곱하기 위한 제12논리곱 게이트 ; 상기 휘도 라인 지연된 신호의 1비트 쉬프트 레프트한 신호와 상기 제 3 계수의 제 2 비트신호를 논리곱하기 위한 제13논리곱 게이트 ; 상기 휘도 라인 지연된 신호의 2비트 쉬프트 레프트한 신호와 상기 제 3 계수의 제 3 비트신호를 논리곱하기 위한 제14논리곱 게이트 ; 상기 휘도 라인 지연된 신호의 3비트 쉬프트 레프트한 신호와 상기 제 3 계수의 제 4 비트신호를 논리곱하기 위한 제15논리곱 게이트 ; 상기 휘도 라인 지연된 신호의 4비트 쉬프트 레프트한 신호와 상기 제 3 계수의 제 5 비트 신호를 논리곱하기 위한 제16논리곱 게이트 ; 상기 휘도 수평 인터폴레이션된 신호와 상기 제 4 계수의 제 1 비트신호를 논리곱하기 위한 제17논리곱 게이트 ; 상기 휘도 수평 인터폴레이션된 신호의 1비트 쉬프트 레프트한 신호와 상기 제 4 계수의 제 2 비트신호를 논리곱하기 위한 제18논리곱 게이트 ; 상기 휘도 수평 인터폴레이션된 신호의 2비트 쉬프트 레프트한 신호와 상기 제 4 계수의 제 3비트신호를 논리곱하기 위한 제19논리곱 게이트 ; 상기 휘도 수평 인터폴레이션된 신호의 3비트 쉬프트 레프트한 신호와 상기 제 4 계수의 제 4 비트신호를 논리곱하기 위한 제20논리곱 게이트 ; 상기 휘도 수평 인터폴레이션된 신호의 4비트 쉬프트 레프트한 신호와 상기 제 4 계수의 제 5 비트신호를 논리곱하기 위한 제21논리곱 게이트 ; 상기 휘도 수평 인터폴레이션된 신호의 5비트 쉬프트 레프트한 신호와 상기 제 4 계수의 제 6 비트신호를 논리곱하기 위한 제22논리곱 게이트 ; 상기 제17, 18논리곱 게이트의 출력신호를 논리합하기 위한 제 2 논리합 게이트 ; 및 상기 제 2 논리합 게이트 및 상기 제 12, 13, 14, 15, 16, 19, 20, 21, 22논리곱 게이트의 출력신호를 가산하여 휘도 수직 인터폴레이션된 신호를 발생하기 위한 제 2 가산수단을 구비한 것을 특징으로 하는 멀티 스크린 처리 시스템.
제3항에 있어서, 상기 수직 인터폴레이션 회로는 제 1 신호와 제 2 신호를 입력하여 디코딩하기 위한 디코딩 수단 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 수평 인터폴레이션된 회로의 출력신호와 상기 디코딩 수단의 출력신호를 입력하여 클럭신호를 보상하기 위한 제 1 클럭 보상회로 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 클럭 보상회로의 출력신호를 지연하기 위한 제17지연회로 ; 및 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제14가산기의 출력신호와 상기 디코딩 수단의 출력신호의 클럭신호를 보상하여 출력하기 위한 제 2 클럭 보상회로를 구비한 것을 특징으로 하는 멀티 스크린 처리 시스템.
제9항에 있어서, 상기 제 2 가산수단은 상기 제13, 14논리곱 게이트의 출력신호를 가산하기 위한 제14가산기 ; 상기 제15, 16논리곱 게이트의 출력신호를 가산하기 위한 제15가산기 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제12논리곱 게이트의 출력신호를 지연하기 위한 제18지연회로 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제14가산기의 출력신호를 지연하기 위한 제19지연회로 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제15가산기의 출력신호를 지연하기 위한 제20지연회로 ; 상기 제19지연회로와 상기 제20지연회로의 출력신호를 가산하기 위한 제16가산기 ; 상기 제18지연회로의 출력신호와 상기 제16가산기의 출력신호를 가산하기 위한 제17가산기 ; 상기 19, 20논리곱 게이트의 출력신호를 가산하기 위한 제18가산기 ; 상기 21, 22논리곱 게이트의 출력신호를 가산하기 위한 제19가산기 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제2논리곱 게이트의 출력신호를 지연하기 위한 제21지연회로 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제17전가산기의 출력신호를 지연하기 위한 제22지연회로 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제18전가산기의 출력신호를 지연하기 위한 제23지연회로 ; 상기 제22, 23지연회로의 출력신호를 가산하기 위한 제20가산기 ; 상기 제21지연회로의 출력신호와 상기 제19전가산기의 출력신호를 가산하기 위한 제21가산기 ; 상기 소정 시간 지연된 출력신호에 응답하여 상기 제17가산기의 출력신호를 지연하여 출력하기 위한 제24지연회로 ; 상기 소정 시간 지연된 출력신호에 응답하여 상기 제21가산기의 출력신호를 지연하여 출력하기 위한 제25지연회로 ; 상기 제24, 25지연회로의 출력신호를 가산하기 위한 제22가산기를 구비한 것을 특징으로 하는 멀티 스크린 처리 시스템.
제10항에 있어서, 상기 제 1 클럭 보상회로는 상기 소정시간 지연된 클럭신호에 응답하여 상기 수평 인터폴레이션 수단의 출력신호를 지연하여 출력하기 위한 제26지연회로 ; 상기 소정시간 지연된 클럭신호에 응답하여 상기 제26지연회로의 출력신호를 지연하여 출력하기 위한 제27지연회로 ; 상기 소정시간 지연된 클럭신호에 응답하여 상기 제27지연회로의 출력신호를 지연하여 출력하기 위한 제28지연회로 ; 상기 디코딩수단의 출력신호들과 상기 제28지연회로의 출력신호들을 각각 비논리곱하기 위한 제1, 제2, 제3, 제 4 비논리곱 수단 ; 상기 제1, 2, 3, 4비논리곱 수단들의 출력신호들을 비논리곱하여 클럭 보상된 신호를 발생하기 위한 제 5 비논리곱 수단을 구비한 것을 특징으로 하는 멀티 스크린 처리 시스템.
제10항에 있어서, 상기 제 2 클럭 보상회로는 상기 소정시간 지연된 클럭신호에 응답하여 상기 제21가산기의 출력신호를 지연하여 출력하기 위한 제29지연회로 ; 상기 소정시간 지연된 클럭신호에 응답하여 상기 제29지연회로의 출력신호를 지연하여 출력하기 위한 제30지연회로 ; 상기 소정시간 지연된 클럭신호에 응답하여 상기 제30지연회로의 출력신호를 지연하여 출력하기 위한 제31지연회로 ; 상기 디코딩 수단의 출력신호들과 상기 제31지연회로의 출력신호들은 각각 비논리곱하기 위한 제6, 7, 8, 9비논리곱 수단 ; 상기 제6, 7, 8, 9비논리곱 수단들의 출력신호들을 비논리곱하여 클럭 보상된 신호를 발생하기 위한 제10비논리곱 수단을 구비한 것을 특징으로 하는 멀티 스크린 처리 시스템.
제7항에 있어서, 상기 제1, 2계수는 상기 멀티 스크린 인에이블 신호에 응답하여 제1, 2, 3, 4, 5주밍율 신호를 출력하기 위한 제23, 24, 25, 26, 27논리곱 게이트 ; 상기 수평 지연된 신호에 응답하여 리세트되고 상기 소정 시간 지연된 클럭신호에 응답하여 계수하기 위한 제 1 계수수단 ; 상기 제 1 계수수단의 출력신호에 응답하여 상기 제23, 24, 25, 26, 27논리곱 게이트의 출력신호를 각각 출력하기 위한 제28, 29, 30, ,31, 32논리곱 게이트 ; 상기 제28, 29, 30, ,31, 32논리곱 게이트의 출력신호를 가산하기 위한 제 3 가산수단 ; 상기 수평 지연신호에 응답하여 리세트되고 상기 소정시간 지연된 클럭신호에 응답하여 상기 제 3 가산수단의 출력신호를 지연하기 위한 제32지연회로 ; 상기 수평 지연신호에 응답하여 리세트되고 상기 소정시간 지연된 클럭신호에 응답하여 상기 제32지연회로의 출력신호를 지연하기 위한 제33지연회로 ; 상기 소정시간 지연된 클럭신호에 응답하여 상기 제33지연회로의 출력신호를 지연하기 위한 제34지연회로 ; 상기 수평 지연신호에 응답하여 리세트되고 상기 소정시간 지연된 클럭신호에 응답하여 상기 제34지연회로의 출력신호를 지연하기 위한 제35지연회로 ; 상기 소정시간 지연된 클럭신호에 응답하여 상기 제35지연회로의 출력신호를 지연하여 제 1 수평 계수를 발생하기 위한 제36지연회로 ; 기준신호와 상기 제35지연회로의 반전된 출력신호를 가산하기 위한 제23가산기 ; 상기 소정시간 지연된 클럭신호에 응답하여 상기 제23가산기의 출력신호를 지연하여 제 2 수평 계수를 발생하기 위한 제37지연회로 ; 상기 제34, 35지연회로의 출력신호를 비논리곱하기 위한 제11논리곱 게이트 ; 상기 소정시간 지연된 클럭신호에 응답하여 상기 제11논리곱 게이트의 출력신호를 지연하기 위한 제38지연회로 ; 상기 소정 시간 지연된 클럭신호와 상기 제38지연회로와 상기 수평 지연회로의 지연된 신호를 입력하여 지연된 리드 컬럼 어드레스 클럭신호를 발생하기 위한 제33논리곱 게이트 ; 상기 제32, 33지연회로의 출력신호를 비논리곱하기 위한 제12논리곱 게이트 ; 상기 소정시간 지연된 클럭신호에 응답하여 상기 제12논리곱 게이트의 출력신호를 지연하기 위한 제39지연회로 ; 상기 소정시간 지연된 클럭신호와 상기 제39지연회로의 출력신호와 상기 수평 지연신호의 더 지연된 신호를 논리곱하여 리드 컬럼 어드레스 클럭신호를 발생하기 위한 제34논리곱 게이트를 구비한 것을 특징으로 하는 멀티 스크린 처리 시스템.
제14항에 있어서, 상기 제 3 가산수단은 상기 제28, 29논리곱 게이트의 출력신호를 가산하기 위한 제 4 가산기 ; 상기 제30, 31논리곱 게이트의 출력신호를 가산하기 위한 제 5 가산기 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제24가산기의 출력신호를 지연하여 출력하기 위한 제40지연회로 ; 상기 소정 시간 지연된 클럭신호에 응답하여 상기 제25가산기의 출력신호를 지연하여 출력하기 위한 제41지연회로 ; 상기 소정시간 지연된 클럭신호에 응답하여 상기 제32논리곱 게이트의 출력신호를 지연하여 출력하기 위한 제42지연회로 ; 상기 제40, 41지연회로의 출력신호를 가산하기 위한 제26가산기 ; 상기 제26가산기와 상기 제42지연회로의 출력신호를 가산하기 위한 제27가산기를 구비하여 발생되는 것을 특징으로 하는 멀티 스크린 처리 시스템.
제9항에 있어서, 상기 제3, 제 4 계수는 상기 멀티 스크린 인에이블 신호에 응답하여 상기 제1, 2, 3, 4주밍율을 출력하기 위한 제35, 36, 37, 38논리곱 게이트 ; 상기 멀티 스크린 인에이블 신호의 반전된 신호와 상기 제 5 주밍율을 논리합하기 위한 제 3 논리곱 게이트 ; 상기 수직 지연된 신호에 응답하여 리세트되고 상기 수평 지연된 신호에 응답하여 계수하기 위한 제 2 계수수단 ; 상기 제 2 계수수단의 출력신호들에 응답하여 상기 제35, 36, 37, 38논리곱 게이트와 제 3 논리합 게이트의 출력신호를 출력하기 위한 제39, 40, 41, 42, 43논리곱 게이트 ; 상기 제39, 40, 41, 42, 43논리곱 게이트의 출력신호들을 가산하기 위한 제 4 가산수단 ; 상기 수직 지연된 신호에 응답하여 리세트되고 상기 수평 지연된 신호에 응답하여 상기 제 4 가산수단의 출력신호를 지연하기 위한 제43지연회로 ; 상기 수직 지연된 신호에 응답하여 리세트되고 상기 수평 지연된 신호에 응답하여 상기 제43지연회로의 출력신호를 지연하기 위한 제44지연회로 ; 상기 수평 지연된 신호에 응답하여 상기 제44지연회로의 출력신호를 지연하여 제 3 계수를 발생하기 위한 제45지연회로 ; 상기 제44지연회로의 반전된 출력신호와 기준신호를 가산하기 위한 제28가산기 ; 상기 수평 지연된 신호에 응답하여 상기 제28가산기의 출력신호를 지연하여 제 4 계수를 발생하기 위한 제46지연회로 ; 상기 수평 지연된 신호에 응답하여 상기 수직 지연된 신호를 지연하기 위한 제47지연회로 ; 상기 제43, 44지연회로의 출력신호를 비논리곱하기 위한 제13비논리곱 게이트 ; 상기 수평 지연된 신호에 응답하여 상기 제13비논리곱 게이트의 출력신호를 지연하기 위한 제48지연회로 ; 상기 제47지연회로의 출력신호와 상기 수평 지연된 신호를 비논리곱하기 위한 제14비논리곱 게이트 ; 상기 제47, 48지연회로의 출력신호와 상기 수평 지연된 신호를 비논리곱하기 위한 제15비논리곱 게이트 ; 상기 수평 지연된 신호와 상기 제48지연회로의 출력신호와 상기 제48지연회로의 반전된 출력신호를 논리곱하여 라인 지연된 신호를 발생하기 위한 제44비논리곱 게이트 ; 상기 멀티 스크린 인에이블 신호에 응답하여 상기 제14, 15비논리곱 게이트의 출력신호를 선택적으로 출력하여 리드 로우 클럭신호를 발생하기 위한 제 4 선택수단 ; 상기 수직 지연된 신호와 상기 제15비논리곱 게이트의 출력신호를 논리곱하기 위한 제45논리곱 게이트 ; 상기 제45논의 출력신호에 응답하여 리세트되고 상기 제44논리곱 게이트의 출력신호에 응답하여 계수하기 위한 제 3 계수수단 ; 상기 제45논리곱 게이트의 출력신호에 응답하여 리세트되고 상기 제 3 계수수단의 출력신호에 응답하여 계수하기 위한 제 4 계수수단 ; 상기 수평 지연된 신호에 응답하여 상기 제 4 계수수단의 출력신호를 지연하여 상기 제 2 신호를 발생하기 위한 제49지연회로 ; 상기 수평 지연된 신호에 응답하여 상기 제 3 계수수단의 출력신호를 지연하여 상기 제 1 신호를 발생하기 위한 제50지연회로를 구비한 것을 특징으로 하는 멀티 스크린 처리 시스템.
제16항에 있어서, 상기 제 4 가산수단은 상기 제39, 40논리곱 게이트의 출력신호를 가산하기 위한 제29가산기 ; 상기 제41, 42논리곱 게이트의 출력신호를 가산하기 위한 제30가산기 ; 상기 제29, 30가산기의 출력신호를 가산하기 위한 제31가산기 ; 상기 제31가산기의 출력신호와 상기 제43논리곱 게이트의 출력신호를 가산하기 위한 제32가산기를 구비한 것을 특징으로 하는 멀티 스크린 처리 시스템.