JP2001257996A - 画像縮小フィルタ - Google Patents

Abstract

(57)【要約】 【課題】 回路規模を大きくせずに様々な縮小率を可能
とし、プログレッシブ走査の画像デ−タをインタレース
走査の画像デ−タに変換可能とすること。 【解決手段】 入力画像デ−タＧＤを順次１Ｈ（１水平
周期）遅延させて出力する遅延器１８と、所定のフィル
タ特性を得るためのＮ組（例えば３組）の係数群（Ｋ０
〜Ｋ６）を書き替え可能に記憶したＲＡＭ３０と、１Ｈ
の切替タイミングでＲＡＭ３０から係数群を読み出し、
読み出しのＭ回（例えば４回）を繰り返しの１サイクル
とし、１サイクル中にＮ組の係数群の各組を少なくとも
１回含ませる係数切替制御部３２と、デ−タＧＤと遅延
器１８から出力する画像デ−タとにＲＡＭ３０から読み
出した係数を掛ける複数の係数器３４と、その出力値を
加算する加算器３６とを具備し、１サイクル毎に加算器
３６から出力するＮ組の係数群に対応したＮ回の加算値
を縮小率Ｎ／Ｍの出力画像デ−タとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル映像信
号処理における任意縮小倍率の走査変換に用いられる画
像縮小フィルタに関するものである。例えば、１フレー
ムの走査線数が４８０本のプログレッシブ走査の画像デ
−タを１フィールドの走査線数が３６０本のインタレー
ス走査の画像デ−タに変換するために用いられる画像縮
小フィルタに関するものである。

【０００２】

【従来の技術】プログレッシブ走査の画像デ−タを、１
フレームの走査線数を少なくして垂直方向に縮小したプ
ログレッシブ走査の画像デ−タに変換するための画像縮
小フィルタは、理論的には、図１０に示すように、ゼロ
内挿回路１０、帯域制限フィルタ１２及び画像メモリ１
４で構成される。説明の便宜上、入力画像データＧＤが
８ビット、画像の垂直方向の走査線数を３／４に縮小す
る場合（縮小率が３／４の場合）について説明する。ゼ
ロ内挿回路１０は、入力端子１６に入力した水平走査周
波数Ｆｓの画像デ−タＧＤに、隣接する走査線間にデ−
タ値が０の走査線２本を仮想的に挿入するためのデ−タ
を挿入することによって、水平走査周波数をＦｓから見
掛け上３Ｆｓに上げるもので、仮想的なものなので波
形、周波数スペクトルとも実質的な変化はない。

【０００３】帯域制限フィルタ１２は遅延器１８（１）
〜１８（２０）、係数器２０（０）〜２０（２０）及び
加算器２２からなり、遅延器１８（１）〜１８（２０）
がゼロ内挿回路１０でゼロ内挿した画像デ−タを順次１
水平周期Ｈ（Ｈ＝１／Ｆｓ、すなわち１ライン分）遅延
させて出力し、係数器２０（０）がゼロ内挿回路１０で
ゼロ内挿した画像デ−タに係数ｈ１０を掛け、係数器２
０（１）〜２０（９）が遅延器１８（１）〜１８（９）
から出力した画像デ−タに係数ｈ９〜ｈ１を掛け、係数
器２０（１０）が遅延器１８（１０）から出力した画像
デ−タに係数ｈ０を掛け、係数器２０（１１）〜２０
（２０）が遅延器１８（１１）〜１８（２０）から出力
した画像デ−タに係数ｈ１〜ｈ１０を掛け、加算器２２
が係数器２０（０）〜２０（２０）の演算値を加算す
る。この結果、加算器２２の出力側から走査線数を３／
４に圧縮した画像デ−タが出力し、この画像デ−タは再
標本化（リサンプリング）によって画像メモリ１４に書
き込まれ、この画像メモリ１４から任意の周波数で読み
出された画像デ−タが出力端子２４から出力する。

【０００４】

【発明が解決しようとする課題】しかしながら、図１０
に示したものでは、縮小率に応じた帯域制限フィルタが
必要になるので、１つの帯域制限フィルタで様々な縮小
率に対応することが困難であるという問題点があった。
さらに、水平走査周波数を３倍にするためのゼロ内挿回
路１０が必要になるとともに、必要とする遅延器及び係
数器の数が多くなる（図１０の例では２０個の遅延器と
２１個の係数器が必要になる）ので、回路規模が大きく
なるという問題点があった。また、プログレッシブ走査
の画像デ−タを走査線数を少なくしたプログレッシブ走
査の画像デ−タに変換することはできるが、プログレッ
シブ走査の画像デ−タをインタレース走査の画像デ−タ
に変換することができないという問題点があった。

【０００５】本発明は、上述の問題点に鑑みなされたも
ので、回路規模を大きくすることなく比較的容易に様々
な縮小率に対応することのできる画像縮小フィルタを提
供することを第１の目的とする。プログレッシブ走査の
画像デ−タをインタレース走査の画像デ−タに変換する
ことのできる画像縮小フィルタを提供することを第２の
目的とする。

【０００６】

【課題を解決するための手段】請求項１の発明に係る画
像縮小フィルタは、入力画像デ−タを順次１水平周期遅
延させて出力する複数の遅延器と、所定のフィルタ特性
を得るためのＮ組（Ｎは２以上の整数）の係数群を書き
替え可能に記憶した係数記憶部と、１水平周期の切替タ
イミングで係数記憶部から各組の係数群を読み出し、こ
の読み出しのＭ回（ＭはＮより大きな整数）を繰り返し
の１サイクルとし、この繰り返し１サイクル中にＮ組の
係数群の各組を少なくとも１回含ませる係数切替制御部
と、入力画像デ−タと複数の遅延器の各々から出力する
画像デ−タとに係数記憶部から読み出した対応する係数
を掛けて出力する複数の係数器と、この複数の係数器の
出力値を加算する加算器とを具備し、繰り返し１サイク
ル毎に加算器からＭ回出力する加算値のうちのＮ組の係
数群に対応したＮ回の加算値を出力画像デ−タとしてな
ることを特徴とする。このような構成において、係数記
憶部に予め記憶された係数群は、隣接する走査線間にデ
−タ値が０の走査線を（Ｎ−１）本仮想的に挿入するた
めのデ−タを入力画像デ−タに挿入して水平走査周波数
をＦｓからＮ・Ｆｓに上げ、ついで周波数帯域を１／Ｍ
に制限したフィルタ特性となるようにＮ組分設定され、
係数切替制御部によって１水平周期の切替タイミングで
係数記憶部から各組の係数群が読み出されて複数の係数
器に出力し、この読み出しのＭ回を繰り返しの１サイク
ルとし、この繰り返し１サイクル中にＮ組の係数群の各
組を少なくとも１回含ませ、複数の係数器の演算値を加
算する加算器から繰り返し１サイクル毎にＭ回出力する
加算値のうちのＮ組の係数群に対応したＮ回の加算値
を、縮小率Ｎ／Ｍ（例えば３／４）の出力画像デ−タと
しているので、見かけ上の水平走査周波数をＮ・Ｆｓに
するためのゼロ内挿回路を不要にするとともに、必要と
する遅延器及び係数器の数を従来例の約１／Ｎに減ずる
ことができる。係数記憶部にはＮ組の係数群が書き替え
可能に記憶されているので、この係数の書き替えで様々
な縮小率に対応することができる。

【０００７】請求項２の発明は、請求項１の発明におい
て、所定の縮小率で縮小した画像のデ−タを任意の読み
出し周波数で読み出すことができるようにするために、
係数切替制御部による係数切替の繰り返し１サイクル毎
に加算器からＭ回出力する加算値のうちのＮ回の加算値
を画像デ−タとして書き込む画像デ−タ記憶手段を設け
てなることを特徴とする。

【０００８】請求項３の発明は、請求項２の発明におい
て、画像デ−タ記憶手段の構成を簡単にするために、画
像デ−タ記憶手段を、Ｍ、Ｎに対応した設定値に基づき
ライトイネーブル信号を発生するライトイネーブル信号
発生手段と、このライトイネーブル信号発生手段で発生
したライトイネーブル信号によって、繰り返し１サイク
ル毎に加算器からＭ回出力する加算値のうちのＮ回の加
算値を記憶する画像メモリとで構成する。

【０００９】請求項４の発明は、請求項１又は２の発明
において、係数切替制御部の構成を簡単にするために、
係数切替制御部に、Ｍ、Ｎに対応した設定値に基づき係
数記憶部へ係数切替アドレスを出力する係数切替アドレ
ス発生手段を設ける。

【００１０】請求項５の発明は、請求項３の発明におい
て、係数切替制御部の構成を簡単にするために、係数切
替制御部に、Ｍ、Ｎに対応した設定値に基づき係数記憶
部へ係数切替アドレスを出力する係数切替アドレス発生
手段を設ける。

【００１１】請求項６の発明は、請求項５の発明におい
て、プログレッシブ走査の入力画像デ−タをインタレー
ス走査の出力画像デ−タに変換するために、ライトイネ
ーブル信号発生手段によって、Ｍ、Ｎに対応した設定値
とフレーム毎に切り替えられるオフセット値とに基づ
き、発生タイミングの異なる２種類のライトイネーブル
信号を発生し、係数切替アドレス発生手段によって、
Ｍ、Ｎに対応した設定値とフレーム毎に切り替えられる
オフセット値とに基づき、発生タイミングの異なる２種
類の係数切替アドレスを発生する。

【００１２】

【発明の実施の形態】以下、本発明による画像縮小フィ
ルタの一実施形態例を図を用いて説明する。説明の便宜
上、入力画像データＧＤが８ビットで、１フレームの走
査線数が４８０本のプログレッシブ走査の画像デ−タＧ
Ｄを、１フィールドの走査線数が３６０本（１フレーム
当たりの走査線数７２０本に相当）のインタレース走査
の画像デ−タに変換する場合（すなわち縮小率が３／４
の場合）について、図１を用いて説明する。

【００１３】図１において図１０と同一部分は同一符号
とし、この図において、１６は水平走査周波数Ｆｓ、プ
ログレッシブ走査の画像デ−タＧＤを入力する入力端子
である。１８（１）〜１８（６）は、前記入力端子１６
に入力した画像デ−タＧＤを順次１水平周期Ｈ（Ｈ＝１
／Ｆｓ）遅延させて出力する遅延器である。３０（０）
〜３０（６）は、所定のフィルタ特性を得るためのＮ組
（Ｎは２以上の整数で、この例ではＮ＝３）の係数群
（Ｋ０〜Ｋ６）を書き替え可能に記憶した係数記憶部の
一例としてのＲＡＭ（ランダム・アクセス・メモリ）で
ある。３２は係数切替制御部で、この係数切替制御部３
２は、前記ＲＡＭ３０（０）〜３０（６）に係数切替ア
ドレスを出力することによって、１水平周期Ｈの切替タ
イミングで前記ＲＡＭ３０（０）〜３０（６）から各組
の係数群（Ｋ０〜Ｋ６）を読み出し、この読み出しのＭ
回（ＭはＮより大きな整数で、この例ではＭ＝４）を繰
り返しの１サイクルとし、この繰り返し１サイクル中に
Ｎ組の係数群の各組を少なくとも１回含ませるものであ
る。

【００１４】３４（０）〜３４（６）は係数器で、これ
らの係数器３４（０）〜３４（６）のうち、係数器３４
（０）が前記入力端子１６に入力した画像デ−タＧＤに
前記ＲＡＭ３０（０）から読み出された係数Ｋ０を掛け
て出力し、残りの係数器３４（１）〜３４（６）が前記
遅延器１８（１）〜１８（６）から出力した画像データ
に前記ＲＡＭ３０（１）〜３０（６）から読み出された
係数Ｋ１〜Ｋ６を掛けて出力する。３６は加算器で、こ
の加算器３６は、前記係数器３４（０）〜３４（６）か
ら出力した画像データを加算する。３８は画像メモリ
で、この画像メモリ３８は、メモリ制御部４０から出力
したライトイネーブル信号によって、繰り返し１サイク
ル毎に前記加算器３６からＭ回出力する加算値のうちの
Ｎ組の係数群（Ｋ０〜Ｋ６）に対応したＮ回の加算値を
画像デ−タとして出力端子２４に出力する。

【００１５】所定のフィルタ特性を得るために前記ＲＡ
Ｍ３０（０）〜３０（６）に予め記憶されるＮ組の係数
群（Ｋ０〜Ｋ６）は、隣接する走査線間にデ−タ値が０
の走査線を（Ｎ−１）本仮想的に挿入するためのデ−タ
を入力画像デ−タに挿入して水平走査周波数をＦｓから
Ｎ・Ｆｓに上げ、ついで周波数帯域を１／Ｍに制限した
特性となるように設定される。縮小率が３／４（すなわ
ち、Ｎ＝３、Ｍ＝４）の場合には、例えば、図１０の係
数ｈ１０〜ｈ０〜ｈ１０を利用して次ぎのように設定さ
れる。

【００１６】すなわち、１水平周期Ｈ毎に図１０の入力
端子１６に入力した画像データＧＤを「１、２、３、
４、…」と番号付けすると、この画像データＧＤを３倍
の周波数（３Ｆｓ）で区切って表示したタイミングチャ
ートは、図２の（ａ）に示すように、「１、１、１、
２、２、２、３、３、３、４、４、４、…」と番号付け
て表せる。図１０のゼロ内挿回路１０及び帯域制限フィ
ルタ１２によるゼロ内挿及びフィルタリング（周波数３
Ｆｓ）のタイミングチャートは、図２の（ｂ）に示すよ
うに表せるので、縮小率を３／４にするための再標本化
（１／４に間引く）によって画像メモリ１４に書き込ま
れる画像データは同図の下方にＡ、Ｂ、Ｃ、Ｄ、…で示
す各ラインのデータとなり、これ以外のライン（例えば
ラインＡとラインＢの間の３本のライン）は間引くライ
ンなので演算する必要がない。

【００１７】さらに、ラインＡ（例えば偶数フィールド
の第１番目のラインとなるライン）の画像データは、
「７、０、０、６、０、０、５、０、０、４、０、０、
３、０、０、２、０、０、１、０、０」と番号付けされ
た画像データＧＤのそれぞれに、対応するｈ１０、ｈ
９、ｈ８、ｈ７、ｈ６、ｈ５、ｈ４、ｈ３、ｈ２、ｈ
１、ｈ０、ｈ１、ｈ２、ｈ３、ｈ４、ｈ５、ｈ６、ｈ
７、ｈ８、ｈ９、ｈ１０を掛けて加算したものとなる。
ここで、「０」と番号付けされた画像データＧＤは、ゼ
ロ内挿によって付加された画像データを表し、その値は
０である。このため、ラインＡの画像データは、図３に
示すように、「７、６、５、４、３、２、１」と番号付
けされた各ラインの入力画像データＧＤのそれぞれに、
対応するｈ１０、ｈ７、ｈ４、ｈ１、ｈ２、ｈ５、ｈ８
を掛けて加算したデータとなる。同様にして、ラインＢ
（例えば偶数フィールドの第２番目のラインとなるライ
ン）の画像データは、「８、７、６、５、４、３、２」
と番号付けされた各ラインの入力画像データＧＤのそれ
ぞれに、対応するｈ９、ｈ６、ｈ３、ｈ０、ｈ３、ｈ
６、ｈ９を掛けて加算したデータとなる。ラインＣ、
Ｄ、…の画像データも同様である。

【００１８】図３のラインＡ、Ｂ、Ｃ、Ｄ、…の画像デ
ータに掛ける係数に着目すると、図４に示すようなパタ
ーン１、２、３の３組の係数群（ｈ１０〜ｈ８）、（ｈ
９〜ｈ９）、（ｈ８〜ｈ１０）が順次一定の周期で現わ
れている。パターン１はラインＡ、Ｄ、Ｇ、…の画像デ
ータに対応し、パターン２はラインＢ、Ｅ、Ｈ、…の画
像データに対応し、パターン３はラインＣ、Ｆ、Ｉ、…
の画像データに対応している。このため、パターン１、
２、３の３組の係数群（ｈ１０〜ｈ８）、（ｈ９〜ｈ
９）、（ｈ８〜ｈ１０）を３組の係数群（Ｋ０〜Ｋ６）
としてＲＡＭ３０（０）〜３０（６）に予め記憶してお
き、図１に示すような、係数切替制御部３２からの係数
切替アドレスに基づいて切り替えて読み出し係数器３４
（０）〜３４（６）に出力することによって図１０と同
等の機能を達成できる。

【００１９】前記係数切替制御部３２及びメモリ制御部
４０は、図５に示すような係数切替アドレス及びライト
イネーブル信号の発生手段４２を具備している。前記発
生手段４２は、係数器４４、８ビットの加算器４６、１
水平周期Ｈ遅延器４８、５０、５２、５４、５６、５
７、オフセット発生回路５８、初期化回路６０、６２、
デコーダ６４、インバータ６５、パターン初期値設定回
路６６、アンドゲート６７及び８ビットのカウンタ６８
で構成されている。前記パターン初期値設定回路６６
は、オフセット演算回路７０、係数器７２、１２９以上
検出回路７４、加算器７６及び切替回路７８で構成され
ている。

【００２０】前記係数器４４は、入力端子４３に入力し
た設定値１９２に係数「−１」を掛けて出力する。この
設定値１９２は、入力画像データＧＤが８ビットの場合
の縮小率３／４（＝１９２／２５６）の分子（Ｎに対
応）に対応して設定された値である。前記加算器４６
は、前記係数器４４の出力をＢ入力として後述するＡ入
力と加算し、前記遅延器４８は、前記加算器４６のＳ出
力（加算値出力）を１水平周期Ｈ遅延して出力する。前
記オフセット発生回路５８は、入力端子４５に入力した
オフセット選択信号ＯＳに基づいて、「００ｈ」（１６
進数表示の００を表し、１０進数表示の０に相当す
る。）と「８０ｈ」（１６進数表示の８０を表し、１０
進数表示の１２８に相当する。）を発生して出力する。
オフセット選択信号ＯＳはフレーム毎にＨ、Ｌレベルが
切り替わる信号を表す。前記初期化回路６０は、入力端
子４７に入力する初期化信号ＩＳで前記オフセット発生
回路５８の出力値を取り込み、初期値として前記加算器
４６のＡ入力側へ出力し、初期化信号ＩＳが現われない
タイミングでは前記遅延器４８の出力値をそのまま前記
加算器４６のＡ入力側へ出力する。

【００２１】前記遅延器５０、５２は、前記加算器４６
のＣＯ（キャリーアウト）出力を順次１水平周期Ｈ遅延
させ出力端子４９へライトイネーブル信号として出力す
る。前記デコーダ６４は、前記加算器４６のＳ出力及び
ＣＯ出力の「０」をデコードし、前記遅延器５４は、前
記デコーダ６４のデコードデータを１水平周期Ｈ遅延し
て出力する。前記初期化回路６２は、前記入力端子４７
に入力する初期化信号ＩＳで予め設定された「０」を初
期値として出力し、初期化信号ＩＳが存在しないタイミ
ングでは前記遅延器５４の出力をそのまま出力する。前
記遅延器５６は、前記初期化回路６２の出力を１水平周
期Ｈ遅延して出力する。

【００２２】前記オフセット演算回路７０は、入力端子
４３に入力した縮小係数１９２を２ビット数「１１００
００００」で表示したときの下位ビットを最初に「１」
が現われるまでシフトする演算を行い、このシフトで得
られた２ビット数「１１」を出力する。この演算で得ら
れた値３（すなわち２ビット数「１１」）は、必要な係
数の切替数（係数アドレスの最大値＋１）を示してい
る。前記係数器７２は、前記オフセット演算回路７０の
演算値３に係数１／２を掛けて出力する。前記１２９以
上検出回路７４は、入力端子４３に入力した縮小係数１
９２が１２９以上か否かを検出し、１２９以上のときに
は１を出力し、１２９未満のときには０を出力する。前
記加算器７６は、前記係数器７２の出力値（Ａ入力値）
と前記１２９以上検出回路７４の出力値（Ｂ入力値）を
加算する。

【００２３】前記切替回路７８は、前記入力端子４５に
入力したオフセット選択信号ＯＳがＨレベル（又はＬレ
ベル）のときには、図中実線で示す側に接続されて予め
設定されたデ−タ「０」を出力し、オフセット選択信号
ＯＳがＬレベル（又はＨレベル）のときには、図中点線
で示す側に接続されて前記加算器７６のＳ出力デ−タ
（加算値）を出力する。前記遅延器５７は、前記入力端
子４７に入力した初期化信号ＩＳを１水平周期Ｈ遅延し
て出力する。前記インバータ６５は、前記遅延器５７の
出力信号を反転して出力する。前記アンドゲート６７
は、前記遅延器５７及びインバータ６５を介して初期化
信号ＩＳが入力したときのみ前記切替回路７８の出力を
そのまま出力し、この初期化信号ＩＳが入力しないとき
には切替回路７８の出力を遮断して設定デ−タ「０」を
出力する。

【００２４】前記カウンタ６８は、前記遅延器５０の出
力をＥＮ端子（イネーブル端子）への入力として水平同
期信号ＨＳＹＮＣを計数し、前記遅延器５６の出力をＬ
Ｄ端子（ロード端子）への入力として前記アンドゲート
６７の出力を取り込み、Ｑ出力を係数切替アドレスとし
て出力端子５１へ出力する。

【００２５】つぎに、図１及び図５の作用を図６〜図９
を併用して説明する。まず、図５及び図６を用いて、係
数切替アドレス及びライトイネーブル信号の発生手段４
２が、係数切替アドレス及びライトイネーブル信号を発
生する作用について説明する。説明の便宜上、図１の入
力端子１６に入力した第ｎフレームの画像デ−タＧＤ
（１フレームの走査線数４８０本）が偶数フィールドの
画像デ−タ（１フィールドの走査線数３６０本）に変換
され、続いて入力した第（ｎ＋１）フレームの画像デ−
タＧＤ（１フレームの走査線数４８０本）が奇数フィー
ルドの画像デ−タ（１フィールドの走査線数３６０本）
に変換されて出力端子２４から出力するものとする。ま
た、第ｎ、第（ｎ＋２）、第（ｎ＋４）、…フレームの
画像デ−タＧＤが入力しているときにはオフセット選択
信号ＯＳがＨレベル、第（ｎ＋１）、第（ｎ＋３）、第
（ｎ＋５）、…フレームの画像デ−タＧＤが入力してい
るときにはオフセット選択信号ＯＳがＬレベルとなり、
フレームの切り替え時（すなわち信号ＯＳの立下り時と
立上り時）に初期化信号ＩＳが出力するものとする。

【００２６】（Ａ）：第ｎフレームの画像デ−タＧＤが
入力しているときの作用を、図６の左側半分を併用して
説明する。第（ｎ＋２）、第（ｎ＋４）、…フレームの
画像デ−タＧＤが入力しているときも同様に作用する。 （１）カウンタ６８が計数する水平同期信号ＨＳＹＮＣ
を図６（ａ）とし、入力端子４７に入力した初期化信号
ＩＳを同図（ｂ）とする。第ｎフレームのときはオフセ
ット選択信号ＯＳがＨレベルなので、オフセット発生回
路５８は「０」（１６進数表示の「００ｈ」に相当）を
出力する。このため、加算器４６のＡ入力データは図６
（ｃ）に示すように初期化信号ＩＳの立ち下がりで０と
なる。一方、Ｂ入力データは同図（ｄ）に示すように常
時「−１９２」となる。したがって、加算器４６による
加算結果は図６（ｅ）に示すように「−１９２」（＝０
＋（−１９２））となり、ＣＯ端子とＳ端子から同図の
（ｆ）と（ｇ）に示すような「１」と「６４」が出力す
る。

【００２７】（２）加算器４６は、そのＳ出力データが
遅延器４８及び初期化回路６０を介してＡ入力データと
なるので、初期化信号ＩＳの立ち下がり時の水平周期Ｈ
から数えて第２番目の水平周期Ｈでは、第１番目の水平
周期Ｈの加算器４６のＳ出力データ「６４」がＡ入力と
なり、加算結果、ＣＯ出力データ、Ｓ出力データが図６
の（ｅ）、（ｆ）、（ｇ）に示すように「−１２８」、
「１」、「１２８」に変化する。同様にして第３番目の
水平周期Ｈでは、第２番目の水平周期Ｈの加算器４６の
Ｓ出力データ「１２８」が加算器４６のＡ入力データと
なるので、加算結果、ＣＯ出力データ、Ｓ出力データが
「−６４」、「１」、「１９８」に変化し、第４番目の
水平周期Ｈでは、加算結果、ＣＯ出力データ、Ｓ出力デ
ータが「０」、「０」、「０」に変化する。したがっ
て、加算器４６のＣＯ出力データは、初期化信号ＩＳの
立ち下がり時の水平周期Ｈから数えて第４ｐ番目（ｐは
正の整数）の水平周期Ｈ（例えば第４、第８、第１２番
目の水平周期Ｈ）のときに「０」となり、それ以外の水
平周期Ｈのときに「１」となる。また、加算器４６のＳ
出力データは、初期化信号ＩＳの立ち下がり時の水平周
期Ｈから数えて第４ｐ番目の水平周期Ｈのときに「０」
となり、それ以外の水平周期Ｈのときに「０以外の値」
（例えば６４、１２８、１９２）となる。

【００２８】（３）デコーダ６４は加算器４６のＣＯ出
力データ及びＳ出力データの「０」をデコードするの
で、図６の（ｈ）に示すように、ＣＯ出力データ及びＳ
出力データがともに「０」となる第４ｐ番目の水平周期
Ｈ（例えば第４、第８、第１２番目の水平周期Ｈ）のと
きにＬレベルとなり、それ以外の水平周期ＨのときにＨ
レベルとなる。

【００２９】（４）カウンタ６８のＬＤ端子には、初期
化信号ＩＳによって初期化回路６２で初期化された値
「０」が遅延器５６で１水平周期Ｈ（以下、単に１Ｈと
記述する）遅延して入力するとともに、デコーダ６４の
出力信号が遅延器５４、初期化回路６２及び遅延器５６
を介して入力しているので、カウンタ６８のＬＤ入力
（ＬＤ端子への入力）は、図６（ｉ）に示すように、第
２番目と第（４ｐ＋２）番目の水平周期ＨのときにＬレ
ベルとなり、それ以外の水平周期ＨのときにＨレベルと
なる。

【００３０】（５）カウンタ６８のＥＮ端子には、加算
器４６のＣＯ出力データが遅延器５０を介して入力して
いるので、カウンタ６８のＥＮ入力（ＥＮ端子への入
力）は、図６（ｊ）に示すように、加算器４６のＣＯ出
力データがＬレベルとなる第４ｐ番目の水平周期Ｈより
１Ｈ後の水平周期Ｈ（すなわち（４ｐ＋１）番目の水平
周期Ｈ）のときにＬレベルとなり、それ以外の水平周期
ＨのときにＨレベルとなる。

【００３１】（６）第ｎフレームのときにはオフセット
選択信号ＯＳがＨレベルなので、切替回路７８が図中実
線で示す側に接続されてパターン初期値設定回路６６か
ら設定デ−タ「０」が出力する。この設定デ−タ「０」
は、遅延器５７及びインバータ６５を介して初期化信号
ＩＳが入力したときのみアンドゲート６７を介してカウ
ンタ６８のＤ端子に入力する。この初期化信号ＩＳがア
ンドゲート６７に入力していないときには、パターン初
期値設定回路６６からの設定デ−タ「０」はアンドゲー
ト６７で遮断され、アンドゲート６７自体から設定デー
タ「０」が出力する。これらの設定デ−タ「０」がカウ
ンタ６８のＬＤ入力のＬレベルで取り込まれるので、カ
ウンタ６８の計数値は、図６（ｋ）に示すように、ＬＤ
入力がＬレベルとなった次ぎの水平周期Ｈ（すなわち第
（４ｐ−１）番目の水平周期Ｈ）のときに「０」とな
る。さらに、カウンタ６８の計数値は、ＥＮ入力と相俟
って、第４ｐ番目の水平周期Ｈのときに「１」となり、
第（４ｐ＋１）番目及び第（４ｐ＋２）番目の水平周期
Ｈのときに「２」となる。そして、これらの計数値は係
数切替アドレスとして出力端子５１から出力する。

【００３２】（７）一方、加算器４６のＣＯ出力データ
は、遅延器５０及び５２を介してライトイネーブル信号
として出力端子４９に出力するので、このライトイネー
ブル信号は、図６（ｊ）に点線で示すように、第（４ｐ
＋２）番目の水平周期ＨのときにＬレベル（ディスエー
ブル）、それ以外の水平周期ＨのときにＨレベル（イネ
ーブル）となる。

【００３３】（Ｂ）：第（ｎ＋１）フレームの画像デ−
タＧＤが入力しているときの作用を、図６の右側半分を
併用して説明する。第（ｎ＋３）、第（ｎ＋５）、…フ
レームの画像デ−タＧＤが入力しているときも同様に作
用する。 （１）第（ｎ＋１）フレームのときはオフセット選択信
号ＯＳがＬレベルなので、オフセット発生回路５８は
「１２８」（１６進数表示の「８０ｈ」に相当）を出力
する。このため、加算器４６のＡ入力データは図６
（ｃ）に示すように初期化信号ＩＳの立ち下がりで１２
８となる。一方、Ｂ入力データは同図（ｄ）に示すよう
に常時「−１９２」となる。したがって、加算器４６に
よる加算結果は図６（ｅ）に示すように「−６４」（＝
１２８＋（−１９２））となり、ＣＯ端子とＳ端子から
同図の（ｆ）と（ｇ）に示すような「１」と「１９２」
が出力する。

【００３４】（２）加算器４６は、第２番目の水平周期
Ｈでは、第１番目の水平周期Ｈの加算器４６のＳ出力デ
ータ「１９２」がＡ入力となり、加算結果、ＣＯ出力デ
ータ、Ｓ出力データが図６の（ｅ）、（ｆ）、（ｇ）に
示すように「０」、「０」、「０」に変化する。同様に
して第３番目の水平周期Ｈでは、第２番目の水平周期Ｈ
の加算器４６のＳ出力データ「０」が加算器４６のＡ入
力データとなるので、加算結果、ＣＯ出力データ、Ｓ出
力データが「−１９２」、「１」、「６４」に変化し、
第４番目の水平周期Ｈでは、加算結果、ＣＯ出力デー
タ、Ｓ出力データが「−１２８」、「１」、「１２８」
に変化する。したがって、加算器４６のＣＯ出力データ
は、第（４ｐ−２）番目の水平周期Ｈ（例えば第２、第
６、第１０番目の水平周期Ｈ）のときに「０」となり、
それ以外の水平周期Ｈのときに「１」となる。また、加
算器４６のＳ出力データは、第（４ｐ−２）番目の水平
周期Ｈ（例えば第２、第６、第１０番目の水平周期Ｈ）
のときに「０」となり、それ以外の水平周期Ｈのときに
「０以外の値」（例えば１９２、６４、１２８）とな
る。

【００３５】（３）デコーダ６４は加算器４６のＣＯ出
力データ及びＳ出力データの「０」をデコードするの
で、図６の（ｈ）に示すように、ＣＯ出力データ及びＳ
出力データがともに「０」となる第（４ｐ−２）番目の
水平周期Ｈ（例えば第２、第６、第１０番目の水平周期
Ｈ）のときにＬレベルとなり、それ以外の水平周期Ｈの
ときにＨレベルとなる。

【００３６】（４）カウンタ６８のＬＤ端子には、初期
化信号ＩＳによって初期化回路６２で初期化された値
「０」が遅延器５６で１Ｈ遅延して入力するとともに、
デコーダ６４の出力信号が遅延器５４、初期化回路６２
及び遅延器５６を介して入力しているので、カウンタ６
８のＬＤ入力は、図６（ｉ）に示すように、第２番目の
水平周期Ｈのときと、第（４ｐ−２）番目の水平周期Ｈ
より２Ｈ後の水平周期Ｈ（すなわち４ｐ番目の水平周期
Ｈ）のときにＬレベルとなり、それ以外の水平周期Ｈの
ときにＨレベルとなる。

【００３７】（５）カウンタ６８のＥＮ端子には、加算
器４６のＣＯ出力データが遅延器５０を介して入力して
いるので、カウンタ６８のＥＮ入力は、図６（ｊ）に示
すように、加算器４６のＣＯ出力データがＬレベルとな
る第（４ｐ−２）番目の水平周期Ｈより１Ｈ後の水平周
期Ｈ（すなわち第（４ｐ−１）番目の水平周期Ｈ）のと
きにＬレベルとなり、それ以外の水平周期ＨのときにＨ
レベルとなる。

【００３８】（６）第（ｎ＋１）フレームのときにはオ
フセット選択信号ＯＳがＬレベルなので、切替回路７８
が図中点線で示す側に接続され、パターン初期値設定回
路６６からは次の（６−１）で説明する設定デ−タ
「２」（加算器７６のＳ端子出力デ−タ）が出力する。
この設定デ−タ「２」は、遅延器５７及びインバータ６
５を介して初期化信号ＩＳが入力したときのみアンドゲ
ート６７を介してカウンタ６８のＤ端子に入力する。こ
の初期化信号ＩＳがアンドゲート６７に入力していない
ときには、パターン初期値設定回路６６から設定デ−タ
「０」はアンドゲート６７で遮断され、アンドゲート６
７自体から設定データ「０」が出力する。これらの設定
デ−タ「２」、「０」がカウンタ６８のＬＤ入力のＬレ
ベルで取り込まれるので、カウンタ６８の計数値は、図
６（ｋ）に示すように、第（ｎ＋１）フレーム内でＬＤ
入力が最初にＬレベルとなった次の水平周期Ｈ（第３番
目の水平周期Ｈ）のときに「２」となり、ＬＤ入力が２
番目以降にＬレベルとなった次の水平周期Ｈ（第（４ｐ
＋１）番目の水平周期Ｈ）のときに「０」となる。さら
に、カウンタ６８の計数値は、ＥＮ入力と相俟って、図
６（ｋ）に示すように、第４番目の水平周期Ｈのときに
「２」となり、第（４ｐ＋２）番目の水平周期Ｈのとき
に「１」となり、第（４ｐ＋３）番目及び第（４ｐ＋
４）番目の水平周期Ｈのときに「２」となる。そして、
これらの計数値は係数切替アドレスとして出力端子５１
から出力する。

【００３９】（６−１）パターン初期値設定回路６６内
のオフセット演算回路７０は、入力端子４３に入力した
縮小係数１９２を２ビット数「１１００００００」で表
示したときの下位ビットを最初に「１」が現われるまで
シフトする演算を行い、このシフトで得られた演算値３
（２ビット数「１１」）を出力する。係数器７２は、オ
フセット演算回路７０の演算値３に係数１／２を掛け、
小数点以下を切り捨てたデ−タ「１」を出力する。１２
９以上検出回路７４は、入力端子４３に入力した縮小係
数１９２が１２９以上か否かを検出し、１２９以上なの
で１を出力する。加算器７６は、係数器７２の出力値
「１」（Ａ入力値）と１２９以上検出回路７４の出力値
「１」（Ｂ入力値）を加算し、加算値「２」を設定デ−
タとしてＳ端子から出力する。

【００４０】（７）加算器４６のＣＯ出力データは、遅
延器５０及び５２を介してライトイネーブル信号として
出力端子４９に出力するので、このライトイネーブル信
号は、図６（ｊ）に点線で示すように、第（４ｐ＋２）
番目の水平周期ＨのときにＬレベル（ディスエーブ
ル）、それ以外の水平周期ＨのときにＨレベル（イネー
ブル）となる。

【００４１】つぎに、図１の作用を第ｎフレームと第
（ｎ＋１）フレームに分け、図７〜図９を併用して説明
する。 （Ａ）：第ｎフレームの画像デ−タＧＤが入力している
ときの作用を、図７を併用して説明する。第（ｎ＋
２）、第（ｎ＋４）、…フレームの画像デ−タＧＤが入
力しているときも同様に作用する。 （１）水平周期Ｈの水平同期信号ＨＳＹＮＣが図７
（ａ）に示すようになり、入力端子１６に入力した水平
走査周波数Ｆｓ（Ｆｓ＝１／Ｈ）の画像データＧＤを、
同図（ｂ）に示すように、第ｎフレームの水平周期Ｈ順
に「１、２、３、４、…」と番号付けすると、遅延器１
８（１）〜１８（６）の出力側から、同図の（ｃ）〜
（ｈ）に示すような１Ｈ〜６Ｈ遅延した画像データＧＤ
が出力する。

【００４２】（２）係数切替制御部３２からＲＡＭ３０
（０）〜３０（６）へ出力する係数切替アドレスが、図
６（ｋ）の左側に示すように水平周期Ｈ毎に「０」、
「１」、「２」、「２」、「０」、「１」、「２」、
「２」、…と切り替わり、すなわち係数切替アドレスが
「０」、「１」、「２」、「２」と切り替わる４Ｈ分を
１サイクルとして繰り返しているので、このアドレス
「０」、「１」、「２」を図４のパターン１、２、３と
置き換えることによって、ＲＡＭ３０（０）〜３０
（６）から対応した係数器３４（０）〜３４（６）へ出
力する係数群（Ｋ０〜Ｋ６）が、図７（ｉ）に示すよう
にパターン１、２、３、３、１、２、３、３、…と切り
替わる。すなわち、パターンが１、２、３、３と切り替
わる４Ｈ分を１サイクルとして繰り返している。

【００４３】（３）係数器３４（０）〜３４（６）は、
入力端子１６に入力した画像データＧＤの番号が図７
（ｂ）の「７」のタイミングでは、「７、６、５、４、
３、２、１」と番号付けされた各ラインの入力画像デー
タＧＤのそれぞれに、パターン１に対応する係数群のｈ
１０、ｈ７、ｈ４、ｈ１、ｈ２、ｈ５、ｈ８を掛け、加
算器３６が係数器３４（０）〜３４（６）の演算データ
を加算するので、加算器３６から出力する画像データは
同図（ｊ）に示すようにラインＡの画像データとなる。
同様にして、入力端子１６に入力した画像データＧＤの
番号が図７（ｂ）の「８」、「９」のタイミングでは、
ラインＢ、ラインＣの画像データとなる。これらのライ
ンＡ、ラインＢ、ラインＣの画像データは図２及び図３
に示したものと同じものである。

【００４４】（４）入力端子１６に入力した画像データ
ＧＤの番号が図７（ｂ）の「１０」のタイミングでは、
係数器３４（０）〜３４（６）は、「１０、９、８、
７、６、５、４」と番号付けされた各ラインの入力画像
データＧＤのそれぞれに、パターン３に対応する係数群
のｈ８、ｈ５、ｈ２、ｈ１、ｈ４、ｈ７、ｈ１０を掛
け、加算器３６が係数器３４（０）〜３４（６）の演算
データを加算するので、加算器３６から出力する画像デ
ータは図７（ｊ）に示すようにＸラインの画像データと
なる。このＸラインの画像データは、次ぎの（５）で記
述するように不要なデータとなる。以下同様にして加算
器３６から出力する画像データは、図７（ｊ）に示すよ
うに、４Ｈを繰り返しの１サイクルとして、ラインＤ、
Ｅ、Ｆ、Ｘの画像データ、ラインＧ、Ｈ、Ｉ、Ｘの画像
データ、…となる。

【００４５】（５）メモリ制御部４０から画像メモリ３
８へ出力するライトイネーブル信号は、図６（ｊ）の左
側に点線で示すように、第（４ｐ＋２）番目の水平周期
ＨのときにＬレベル（ディスエーブル）、それ以外の水
平周期ＨのときにＨレベル（イネーブル）となるので、
これを図７のタイミングチャートに対応させると、図７
（ｋ）に示すように、ラインＸの画像データに対応した
第１０番目、第１４番目、…の水平周期ＨのときにＬレ
ベル（ディスエーブル）、第７番目以降のそれ以外の水
平周期ＨのときにＨレベル（イネーブル）となる。この
ため、画像メモリ３８には、ラインＸの画像データが記
憶されず、ラインＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、…の画
像データが記憶される。この画像メモリ３８から任意の
周波数で読み出されたラインＡ、Ｂ、Ｃ、Ｄ、…の画像
データは、偶数フィールドの画像デ−タとして出力端子
２４から出力する。

【００４６】（Ｂ）：第（ｎ＋１）フレームの画像デ−
タＧＤが入力しているときの作用を、図８及び図９を併
用して説明する。第（ｎ＋３）、第（ｎ＋５）、…フレ
ームの画像デ−タＧＤが入力しているときも同様に作用
する。 （１）水平周期Ｈの水平同期信号ＨＳＹＮＣが図８
（ａ）に示すようになり、入力端子１６に入力した水平
走査周波数Ｆｓ（Ｆｓ＝１／Ｈ）の画像データＧＤを、
同図（ｂ）に示すように、第（ｎ＋１）フレームの水平
周期Ｈ順に「１、２、３、４、…」と番号付けすると、
遅延器１８（１）〜１８（６）の出力側から、同図の
（ｃ）〜（ｈ）に示すような１Ｈ〜６Ｈ遅延した画像デ
ータＧＤが出力する。

【００４７】（２）係数切替制御部３２からＲＡＭ３０
（０）〜３０（６）へ出力する係数切替アドレスが、図
６（ｋ）の右側に示すように水平周期Ｈ毎に「２」、
「２」、「０」、「１」、「２」、「２」、「０」、
「１」、…と切り替わる。すなわち係数切替アドレスが
「２」、「２」、「０」、「１」と切り替わる４Ｈ分を
１サイクルとして繰り返しているので、このアドレス
「２」、「０」、「１」を図４のパターン３、１、２と
置き換えることによって、ＲＡＭ３０（０）〜３０
（６）から対応した係数器３４（０）〜３４（６）へ出
力する係数群（Ｋ０〜Ｋ６）が、図８（ｉ）に示すよう
にパターン３、３、１、２、３、３、１、２、…と切り
替わる。すなわち、パターンが３、３、１、２と切り替
わる４Ｈ分を１サイクルとして繰り返している。

【００４８】（３）係数器３４（０）〜３４（６）は、
入力端子１６に入力した画像データＧＤの番号が図８
（ｂ）の「７」のタイミングでは、「７、６、５、４、
３、２、１」と番号付けされた各ラインの入力画像デー
タＧＤのそれぞれに、パターン３に対応する係数群のｈ
８、ｈ５、ｈ２、ｈ１、ｈ４、ｈ７、ｈ１０掛け、加算
器３６が係数器３４（０）〜３４（６）の演算データを
加算するので、加算器３６から出力する画像データは同
図（ｊ）に示すようにラインａの画像データとなる。同
様にして、入力端子１６に入力した画像データＧＤの番
号が図８（ｂ）の「８」、「９」、「１０」のタイミン
グでは、ラインｘ、ｂ、ｃの画像データとなる。上述の
ラインａ、ｂ、ｃの画像データは、図３のラインＡ、
Ｂ、Ｃの画像デ−タと同様に表示すると、図９に示すよ
うになる。また、上述のラインｘの画像データは、次ぎ
の（４）で記述するように不要なデータとなる。以下同
様にして加算器３６から出力する画像データは、図８
（ｊ）に示すように、水平周期４Ｈを繰り返しの１サイ
クルとして、ラインｄ、ｘ、ｅ、ｆの画像データ、ライ
ンｇ、ｘ、ｈ、ｉの画像データ、…となる。このライン
ｄ、ｅ、ｆの画像データは、図３のラインＡ、Ｂ、Ｃの
画像デ−タと同様に表示すると、図９に示すようにな
る。

【００４９】（４）メモリ制御部４０から画像メモリ３
８へ出力するライトイネーブル信号は、図６（ｊ）の右
側に点線で示すように、第４ｐ番目の水平周期Ｈのとき
にＬレベル（ディスエーブル）、それ以外の水平周期Ｈ
のときにＨレベル（イネーブル）となるので、これを図
８のタイミングチャートに対応させると、図８（ｋ）に
示すように、ラインｘの画像データに対応した第８番
目、第１２番目、…の水平周期ＨのときにＬレベル（デ
ィスエーブル）、第７番目以降のそれ以外の水平周期Ｈ
のときにＨレベル（イネーブル）となる。このため、画
像メモリ３８には、ラインｘの画像データが記憶され
ず、ラインａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、…の画像デー
タが記憶される。この画像メモリ３８から任意の周波数
で読み出されたラインａ、ｂ、ｃ、ｄ、…の画像データ
は、奇数フィールドの画像デ−タとして出力端子２４か
ら出力する。

【００５０】前記実施形態例では、入力画像データＧＤ
が８ビットの場合について説明したが、本発明はこれに
限るものではない。例えば、入力画像データＧＤが６ビ
ットの場合についても利用することができる。この場
合、図５において、入力端子４３に入力する設定値「１
９２」を６ビットの場合の縮小率４８／６４（＝３／
４）の分子に対応した「４８」に変更し、１２９以上検
出回路７４を３３以上検出回路に置換すればよい。この
３３以上検出回路の「３３」は、１２９以上検出回路７
４の「１２９」が８ビットの最大値「２５６」に基づく
「（２５６／２）＋１＝１２９」の演算で設定されるの
と同様にして、６ビットの最大値「６４」に基づく
「（６４／２）＋１＝３３」の演算で設定される。

【００５１】前記実施形態例では、画像縮小率が３／４
の場合について説明したが、本発明はこれに限るもので
はない。例えば、画像縮小率が４／５の場合についても
利用することができる。この場合、係数記憶部（例えば
ＲＡＭ）に書き替えて記憶するＮ組の係数群（Ｋ０〜Ｋ
６）を４組（Ｎ＝４）の係数群とし、係数切替制御部に
よる係数記憶部の読み出しの５回（Ｍ＝５）を繰り返し
の１サイクルとし、加算器から繰り返し１サイクルに５
回出力する加算値のうちの４回の加算値を画像データと
する。上述の４組の係数群（Ｋ０〜Ｋ６）は例えばパタ
ーン１、２、３、４からなり、図１０の従来例におい
て、ゼロ内挿回路を水平走査周波数をＦｓの４倍にする
ためのゼロ内挿回路で置換し、遅延器を２７個、係数器
を２８個（２８＝４×７）に置換し、図２と同様に（ｈ
１３〜ｈ０）、（ｈ０〜ｈ１３）に対するタイムチャー
トを利用して設定される。例えば、パターン１の係数群
（Ｋ０〜Ｋ６）には、（ｈ１３、ｈ９、ｈ５、ｈ１、ｈ
２、ｈ６、ｈ１０）、パターン２の係数群（Ｋ０〜Ｋ
６）には、（ｈ１２、ｈ８、ｈ４、ｈ０、ｈ３、ｈ７、
ｈ１１）が、パターン３の係数群（Ｋ０〜Ｋ６）には、
（ｈ１１、ｈ７、ｈ３、ｈ０、ｈ４、ｈ８、ｈ１２）
が、パターン４の係数群（Ｋ０〜Ｋ６）には、（ｈ１
０、ｈ６、ｈ２、ｈ１、ｈ５、ｈ９、ｈ１３）がそれぞ
れ設定される。

【００５２】前記実施形態例では、複数の遅延器が６
個、複数の係数器が７個の場合について説明したが、こ
れらの個数に制限されるものでないこと勿論である。

【００５３】前記実施形態例では、プログレッシブ走査
の画像デ−タをインタレース走査の画像デ−タに変換す
る場合について説明したが、本発明はこれに限るもので
なく、プログレッシブ走査間の画像デ−タの変換であっ
て、１フレームの走査線数を少なくする場合についても
利用することができる。例えば、図５において、遅延器
５７、オフセット発生回路５８、インバータ６５、パタ
ーン初期値設定回路６６及びアンドゲート６７を省略
し、初期化回路６０は初期化信号ＩＳで「０」に初期化
され、カウンタ６８のＤ端子への入力デ−タを常に
「０」として、プログレッシブ走査の画像デ−タを縮小
してプログレッシブ走査の画像デ−タに変換するた場合
についても利用することができる。

【００５４】

【発明の効果】請求項１の発明に係る画像縮小フィルタ
は、複数の遅延器、係数記憶部、係数切替制御部、複数
の係数器及び加算器を具備し、係数記憶部に予め記憶さ
れた係数群が、隣接する走査線間にデ−タ値が０の走査
線を（Ｎ−１）本仮想的に挿入するためのデ−タを入力
画像デ−タに挿入して水平走査周波数をＦｓからＮ・Ｆ
ｓに上げ、ついで周波数帯域を１／Ｍに制限したフィル
タ特性となるようにＮ組分設定され、係数切替制御部に
よって１水平周期の切替タイミングで係数記憶部から各
組の係数群が読み出されて複数の係数器に出力し、この
読み出しのＭ回を繰り返しの１サイクルとし、この繰り
返し１サイクル中にＮ組の係数群の各組を少なくとも１
回含ませ、複数の係数器の演算値を加算する加算器から
繰り返し１サイクル毎にＭ回出力する加算値のうちのＮ
組の係数群に対応したＮ回の加算値を、縮小率Ｎ／Ｍ
（例えば３／４）の出力画像デ−タとしているので、見
かけ上の水平走査周波数をＮ・Ｆｓにするためのゼロ内
挿回路を不要にするとともに、必要とする遅延器及び係
数器の数を従来例の約１／Ｎに減ずることができ、回路
規模を小さくすることができる。また、係数記憶部には
Ｎ組の係数群が書き替え可能に記憶されているので、こ
の係数の書き替えで様々な縮小率に対応することがで
き、設計の自由度を大きくすることができる。

【００５５】請求項２の発明は、請求項１の発明におい
て、係数切替制御部による係数切替の繰り返し１サイク
ル毎に加算器からＭ回出力する加算値のうちのＮ回の加
算値を画像デ−タとして書き込む画像デ−タ記憶手段を
設けたので、所定の縮小率で縮小した画像のデ−タを任
意の読み出し周波数で読み出すことができる。

【００５６】請求項３の発明は、請求項２の発明におい
て、画像デ−タ記憶手段を、Ｍ、Ｎに対応した設定値に
基づきライトイネーブル信号を発生するライトイネーブ
ル信号発生手段と、このライトイネーブル信号発生手段
で発生したライトイネーブル信号によって、繰り返し１
サイクル毎に加算器からＭ回出力する加算値のうちのＮ
回の加算値を記憶する画像メモリとで構成したので、画
像デ−タ記憶手段の構成を簡単にすることができる。

【００５７】請求項４の発明は、請求項１又は２の発明
において、係数切替制御部に、Ｍ、Ｎに対応した設定値
に基づき係数記憶部へ係数切替アドレスを出力する係数
切替アドレス発生手段を設けたので、係数切替制御部の
構成を簡単にすることができる。

【００５８】請求項５の発明は、請求項３の発明におい
て、係数切替制御部に、Ｍ、Ｎに対応した設定値に基づ
き係数記憶部へ係数切替アドレスを出力する係数切替ア
ドレス発生手段を設けたので、係数切替制御部の構成を
簡単にすることができる。

【００５９】請求項６の発明は、請求項５の発明におい
て、ライトイネーブル信号発生手段によって、Ｍ、Ｎに
対応した設定値とフレーム毎に切り替えられるオフセッ
ト値とに基づき、発生タイミングの異なる２種類のライ
トイネーブル信号を発生し、係数切替アドレス発生手段
によって、Ｍ、Ｎに対応した設定値とフレーム毎に切り
替えられるオフセット値とに基づき、発生タイミングの
異なる２種類の係数切替アドレスを発生するようにした
ので、プログレッシブ走査の入力画像デ−タをインタレ
ース走査の出力画像デ−タに変換することができる。

【図面の簡単な説明】

【図１】本発明による画像縮小フィルタの一実施形態例
を示すブロック図である。

【図２】図１中のＲＡＭ３０（０）〜３０（６）に記憶
する係数を求めるために利用したタイムチャートの説明
図で、このタイムチャートは図１０の作用を説明するも
のである。

【図３】図２のラインＡ、Ｂ、Ｃ、Ｄ、…の画像データ
の内容を示す説明図である。

【図４】図１において、係数切替制御部３２からの係数
切替アドレスに基づき、ＲＡＭ３０（０）〜３０（６）
から係数器３４（０）〜３４（６）へ供給されるパター
ン１、２、３の３組の係数群（Ｋ０〜Ｋ６）の説明図で
ある。

【図５】図１中の係数切替制御部３２から出力する係数
切替アドレスの発生手段、及びメモリ制御部４０から出
力するライトイネーブル信号の発生手段のブロック図で
ある。

【図６】図５の作用を、第ｎフレーム（オフセット選択
信号ＯＳがＨレベルの場合）と第（ｎ＋１）フレーム
（オフセット選択信号ＯＳがＬレベルの場合）に分けて
示すタイムチャートである。

【図７】図１において入力画像デ−タＧＤが第ｎフレー
ムの場合の作用を示すタイムチャートである。

【図８】図１において入力画像デ−タＧＤが第（ｎ＋
１）フレームの場合の作用を示すタイムチャートであ
る。

【図９】図８のラインａ、ｂ、ｃ、ｄ、…の画像データ
の内容を示す説明図である。

【図１０】理論的に考えられる画像縮小フィルタのブロ
ック図である。

【符号の説明】

１６…画像データＧＤの入力端子、 １８（１）〜１８
（６）…遅延器、 ２４…画像データの出力端子、 ３
０（０）〜３０（６）…ＲＡＭ（係数記憶部の一例）、
３２…係数切替制御部、 ３４（０）〜３４（６）…
係数可変可能な係数器、 ３６…加算器、 ３８…画像
メモリ、 ４０…メモリ制御部、 ４２…係数切替アド
レス及びライトイネーブル信号の発生手段、 ４３…設
定値「１９２」の入力端子、 ４４…係数「−１」を掛
ける係数器、 ４５…オフセット選択信号ＯＳの入力端
子、 ４６、７６…８ビットの加算器、 ４７…初期化
信号ＩＳの入力端子、 ４８、５０、５２、５４、５
６、５７…１水平周期Ｈの遅延器、 ４９…ライトイネ
ーブル信号の出力端子、 ５１…係数切替アドレスの出
力端子、 ５８…オフセット発生回路、 ６０、６２…
初期化回路、 ６４…デコーダ、 ６５…インバータ、
６６…パターン初期値設定回路、 ６７…アンドゲー
ト、 ６８…８ビットのカウンタ、 ７０…オフセット
演算回路、 ７２…係数「１／２」を掛ける係数器、
７４…１２９以上検出回路、 ７８…切替回路、 Ｆｓ
…水平走査周波数、 ＧＤ…画像データ、 Ｋ０〜Ｋ６
…係数群、 Ｈ…１水平周期（Ｈ＝１／Ｆｓ）。

フロントページの続き (72)発明者 小林 正幸 神奈川県川崎市高津区末長1116番地 株式 会社富士通ゼネラル内 (72)発明者 小野寺 純一 神奈川県川崎市高津区末長1116番地 株式 会社富士通ゼネラル内 (72)発明者 大森 英幸 神奈川県川崎市高津区末長1116番地 株式 会社富士通ゼネラル内 (72)発明者 日吉 丈人 神奈川県川崎市高津区末長1116番地 株式 会社富士通ゼネラル内 Ｆターム(参考） 5C063 BA04 BA09 CA01 CA05 CA38 5C082 BA12 BB15 BC19 CA21 CA34 CA81 DA53 MM04 MM05

Claims (6)

【特許請求の範囲】
1. 【請求項１】入力画像デ−タを順次１水平周期遅延させ
   て出力する複数の遅延器と、所定のフィルタ特性を得る
   ためのＮ組（Ｎは２以上の整数）の係数群を書き替え可
   能に記憶した係数記憶部と、１水平周期の切替タイミン
   グで前記係数記憶部から各組の係数群を読み出し、この
   読み出しのＭ回（ＭはＮより大きな整数）を繰り返しの
   １サイクルとし、この繰り返し１サイクル中に前記Ｎ組
   の係数群の各組を少なくとも１回含ませる係数切替制御
   部と、前記入力画像デ−タと前記複数の遅延器の各々か
   ら出力する画像デ−タとに前記係数記憶部から読み出し
   た対応する係数を掛けて出力する複数の係数器と、この
   複数の係数器の出力値を加算する加算器とを具備し、前
   記繰り返し１サイクル毎に前記加算器からＭ回出力する
   加算値のうちの前記Ｎ組の係数群に対応したＮ回の加算
   値を出力画像デ−タとしてなることを特徴とする画像縮
   小フィルタ。
2. 【請求項２】係数切替制御部による係数切替の繰り返し
   １サイクル毎に加算器からＭ回出力する加算値のうちの
   Ｎ回の加算値を画像デ−タとして書き込む画像デ−タ記
   憶手段を設けてなる請求項１記載の画像縮小フィルタ。
3. 【請求項３】画像デ−タ記憶手段は、Ｍ、Ｎに対応した
   設定値に基づきライトイネーブル信号を発生するライト
   イネーブル信号発生手段と、このライトイネーブル信号
   発生手段で発生したライトイネーブル信号によって、繰
   り返し１サイクル毎に加算器からＭ回出力する加算値の
   うちのＮ回の加算値を記憶する画像メモリとを具備して
   なる請求項２記載の画像縮小フィルタ。
4. 【請求項４】係数切替制御部は、Ｍ、Ｎに対応した設定
   値に基づき係数記憶部へ係数切替アドレスを出力する係
   数切替アドレス発生手段を具備してなる請求項１又は２
   記載の画像縮小フィルタ。
5. 【請求項５】係数切替制御部は、Ｍ、Ｎに対応した設定
   値に基づき係数記憶部へ係数切替アドレスを出力する係
   数切替アドレス発生手段を具備してなる請求項３記載の
   画像縮小フィルタ。
6. 【請求項６】ライトイネーブル信号発生手段は、Ｍ、Ｎ
   に対応した設定値とフレーム毎に切り替えられるオフセ
   ット値とに基づいて、発生タイミングの異なる２種類の
   ライトイネーブル信号を発生してなり、係数切替アドレ
   ス発生手段は、Ｍ、Ｎに対応した設定値とフレーム毎に
   切り替えられるオフセット値とに基づいて、発生タイミ
   ングの異なる２種類の係数切替アドレスを発生してなる
   請求項５記載の画像縮小フィルタ。