JPH0771189B2

JPH0771189B2 - 画像データの変倍処理装置

Info

Publication number: JPH0771189B2
Application number: JP1121896A
Authority: JP
Inventors: 純山下
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1989-05-16
Filing date: 1989-05-16
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: JPH02301367A; US5046117A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はイメージスキャナ、ディジタル複写機、ファ
クシミリ、画像編集システム等に用いて好適な画像デー
タの変倍処理装置に関し、特にディジタル画像データを
ディジタル論理処理により主走査方向に関して任意縮倍
する画像データの変倍処理装置に関する。

〔従来の技術〕

従来原画像を変倍する装置としては光学的に変倍を行な
う装置がある。しかし、この光学的に変倍を行なう装置
は広範囲の変倍制御が困難であり、また機械的調整およ
び光学的調整に精密な機構が要求され、装置が大型化
し、高価になってしまうという欠点があった。

そこで最近、等倍データを電気的に変倍処理することに
より任意の変倍画像データを得る変倍処理装置が種々提
案されている。これらの電気的な変倍処理装置において
重要なことはいかなる倍率でも変倍画像データを入力原
画像データのデータクロックに同期させることであり、
これによってリアルタイム処理で変倍データを得ること
ができ、ラスター走査形で変倍画像データの処理が可能
となる。

このような要求を満たす変倍処理装置として特開昭62−
256179号公報、特開昭62−257274号公報、特開昭62−25
7275号公報に開示されたものがある。これらの変倍処理
装置は主にソフトフェア構成により構成されたもので、
まず、変倍後のサンプリング点の位置を決め、新サンプ
リング点周辺の原画像データを摘出し、新サンプリング
点とこの摘出した原画像データ位置との距離を求め、こ
の距離と摘出した原画像データとにもとづき変倍画像デ
ータを計算するように構成されている。また、これらの
装置では２個のRAMを用い、一方のRAMにデータが書き込
まれているときには他方のRAMからデータの読み出しを
行ない、これを各ライン毎に切り換えるという構成をと
っている。

また、他の従来例として、特開昭63−48064号公報、特
開昭63年82168号広報に開示されたものがある。これら
の変倍処理装置は主にハードフェア構成によって構成さ
れたものであるが、基本的には拡大時にはラインメモリ
の読み出しを制御し、縮小時にはラインメモリに書き込
みを制御するものである。またこれらの装置でも２個の
RAMを用い、一方のRAMにデータが書き込まれているとき
には他方のRAMからデータに読み出しを行ない、これを
交互に繰り返すように構成されている。

〔発明が解決しようとする課題〕

このように従来の光学的変倍装置は装置が大型化、かつ
高値になり、変倍範囲も狭いという欠点があり、また電
気的変倍装置は構成が複雑であり、また変率が100％以
上と以下とで処理方法が異なるため回路が大規模、高価
になるという欠点があった。

この発明は、上述した点に鑑みてなされたもので、小型
かつ低価格な画像データの変倍処理装置を提供すること
を目的とする。

〔課題を解決するための手段〕

この発明において、原画像データを各画素単位で順次振
り分けて複数の記憶手段の書き込み、これら複数の記憶
手段に書き込まれた画像データを所望の変倍率に対応し
た速度で並列に読み出し、これら並列に読み出された画
像データにもとづき変倍画像データを形成するように構
成される。

ここで、複数の記憶手段は、例えば外部アドレスを不要
とする先入れ先出し型メモリから構成することができ
る。また複数の記憶手段からの画像データの読み出し
は、所望の変倍率を原画像データをデータクロックに同
期して累算する累算手段から発生されるキャリィ信号に
もとづき実行するように構成することができる。

〔作用〕

原画像データは原画像データのデータクロックに同期し
て順次振り分けられ複数の記憶手段に記憶される。複数
の記憶手段からの画像データの並列読み出しは所望の変
倍率に対応し、前記データクロックに同期した読み出し
クロックによって行なわれる。この並列に読み出された
画像データの一部または全部の抽出および任意に選択さ
れた隣接する画像データ間への１または複数の補間画像
データの挿入によって変倍画像データが形成される。

〔実施例〕

第１図はこの発明に係わる画像データの変倍処理装置の
一実施例をブロック図で示したものである。この実施例
の装置は変倍データMAGによって変倍率が設定され、入
力された画像データGXDをこの変倍率にしたがって変倍
処理し、主走査方向に変倍処理された変倍画像データYM
Dとして出力するように構成されている。なお、副走査
方向の変倍処理は例えば副走査方向の送り速度の制御等
によって実行することができる。

原画像データGXDは４個の画像メモリ11、12、13、14に
パラレルに入力される。ここで原画像データGXDは各画
像を８ビットの階調データで表わした多値画像データか
ら構成されている。

画像メモリ11、12、13、14はFIFOメモリ（先入れ先出し
型メモリ）から構成される。FIFOメモリは周知のように
外部アドレスを全く不要とするものである。この画像メ
モリ11、12、13、14は画像データGXDの書き込みに先だ
ってその書き込み側書き込み位置および読み出し側読み
出し位置がリセットされる。このリセットは書き込みリ
セット信号WREおよび読み出しリセットRREによってそれ
ぞれ実行される。

画像メモリ11、12、13、14には原画像データGXDが各画
像毎に順次振り分けられて書き込まれる。この原画像デ
ータGXDの書き込みの振り分けはデコーダ15の出力によ
って行なわれる。デコーダ15は原画像データGXDのデー
タクロックCKに同期した２ビットの信号C1、C2を入力
し、この信号C1、C2をデコードすることにより上記振り
分けのための４本の制御信号WE1〜WE4を出力する。この
４本の制御信号WE1〜WE4はそれぞれ画像メモリ11、12、
13、14の書き込み制御端子に入力され、各画像メモリ1
1、12、13、14の書き込み動作を制御する。

第２図は上記データクロックCK、原画像データGXD、２
ビットの信号C1、C2、制御信号WE1〜WWE4のタイミング
関係をタイミングチャートで示したものである。原画像
データGXD（第２図（ｂ））はデータクロックCK（第２
図（ａ））に同期して画像メモリ11、12、13、14にパラ
レルに入力される。ここで原画像データGXD内に記入さ
れた数字は変倍処理する画素の順番を表わすもので、例
えば「１」は変倍処理するためにクリッピングされた画
像データの有効範囲の先頭に位置する画素を表わす。ま
た「２」は画素「１」に続く画素を表わし、以下同様に
画素「３」、「４」、「５」が続いている。

デコーダ15に入力される２ビットの信号C1、C2が第２図
（ｃ）（ｄ）に示される。この２ビットの信号C1、C2が
デコーダ15デコーダされ、第２図（ｅ）〜（ｈ）に示す
ように制御信号WE1、WE2、WE4が形成される。ここで制
御信号WE1は画像メモリ11の書き込み制御端子に加えら
れるもので、原画像データGXDの画素「１」、「５」、
「９」、…のタイミングでローレベルとなる。また制御
信号WE2は画像メモリ12の書き込み制御端子に加えられ
るもので、原画像データGXDの画素「２」、「６」、…
のタイミングでローレベルとなる。また制御信号WE3は
原画像メモリ13の書き込み制御端子に加えられるもの
で、画像データGXDの画素「３」、「７」…のタイミン
グでローレベルとなる。また制御信号WE4は画像メモリ1
4の書き込み制御端子に加えられるもので、画像データG
XDの画素「４」、「８」…のタイミングでローレベルと
なる。

第３図は第２図のタイミングチャートに示した各信号に
よる原画像データGXDの振り分けの様子で示したもので
ある。入力された原画像データGXDのうち先頭画素
「１」から第４番目の画素「４」まで、すなわち画素
「１」〜「４」までがまず画像メモリ11〜14に振り分け
られて書き込まれ、続いて画素「５」〜「８」までが同
様に画像メモリ11〜14に振り分けられて書き込まれる。
以下同様に原画像データGXDの各画素のデータが順次振
り分けられて画像メモリ11〜14に書き込まれる。この書
き込みは各画素に同期したデータクロックCKに同期して
実行される。

さて、この実施例の変倍率を決定する変倍データMAGは
加算器16に入力される。加算器16はこの変倍データMAG
を前記データクロックCKに同期して累算し、この加算器
16のキャリィ出力COから発生されるキャリィ信号にもと
づき、画像データメモリ11、12、13、14から各画素デー
タを読み出すための読み出しクロックRCKを形成する。
以下の説明から明らかになるように、この読み出しクロ
ックRCKによって原画像データGXBの変倍処理の変倍率が
制御される。

原画像データGXBの変倍率を決定する変倍データMAGは加
算器16の入力Ａに加えられる。また加算器16のキャリィ
入力CIには信号“1"が加えられており、更に加算器16の
入力Ｂには加算器16の加算出力がラッチするラッチ回路
17の出力データが加えられている。まず、ラッチ回路17
は読み出しリセット信号RREによってリセットされてい
る。この読み出しリセット信号REEによるリセット解除
になると、加算器16はこの入力Ａに加えられる変倍デー
タMAGに“1"を加算した値MAG＋１と入力Ｂに加えられる
ラッチ回路17の出力データとを加算し、この加算値を加
算出力Ｓからラッチ回路17に出力し、これによって結果
的に値「MAG＋１」をラッチ回路17に加えられるクロッ
クCKに同期して累算し、値（MAG＋１）、２（MAG＋
１）、３（MAG＋１）…を順次算出する。

第４図は、この加算器16とラッチ回路17の部分の動作を
説明するブロック図である。第１図に示す加算器16とラ
ッチ回路17は、第４図に示すように、クロックCKに同期
して動作する１つのアキュムレータ160によって表わす
ことができる。このアキュムレータ160は入力Ａに加え
られる値（MAG＋１）をクロックCKに同期して累算し、M
AG＋１＝Ａとするとき加算出力Ｓから値ｋ×Ａ（ｋ＝
１、２、３…）に対応するデータを順次発生する。そし
てこのアキュムレータ160の累算値がこのアキュムレー
タ160の累算上限値、すなわちアキュムレータ160の累算
容量値Ｐを越えると（Ｐ＞ｋ×Ａ）、アキュムレータ16
0のキャリィ出力COからキャリィ信号が出力される。す
なわち、アキュムレータ160のキャリィ出力COからは、
その累算値ｋ×Ａが値Ｐ、2P、3P…を越える毎に、キャ
リィ信号が出力される。ここでアキュムレータ160から
キャリィ信号が発生される頻度は変倍データMAGに対応
しており、この変倍データMAGの値が大きくなるとキャ
リィ信号が発生する頻度は高くなり、反対に変倍データ
MAGの値が小さくなるとキャリィ信号が発生する頻度は
低くなる。この実施例ではこのキャリィ信号にもとづき
画像メモリ11、12、13、14からの各画素に対応するデー
タの読み出しが制御される。

第１図に示した実施例で採用される変倍データMAGおよ
び加算器16の詳細について更に説明する。

加算器16に加えられる変倍データMAGは13ビットのパラ
レルバイナリ信号から構成される。加算器16は入力Ａに
加えられる13ビットの変倍データMAGと入力Ｂに加えら
れる13ビットのデータを加算する13ビット加算器からな
り、キャリィ入力端子CIおよびキャリィ出力端子COを有
している。キャリィ入力端子CIには信号“1"が定常的に
加えられている。加算器16は13ビットの加算値を加算出
力Ｓから13ビットのラッチ回路17に出力する。ラッチ回
路17にラッチされた13ビットの信号YM1〜YM13は加算器1
6の入力Ｂに加えられる。

加算器16に加えられる変倍データMAGの一例を示すと第
１表のようになる。

第１表において、変数データMAGは16進数を用いて表わ
されている。この実施例において変倍データMAGが例え
ば16進数で「7FF」であるときはこの値「7FF」にキャリ
入力CIに加えられた「１」が加算され、加算器16では7F
F＋１＝800をクロックCKに同期して累算することにな
る。ここで加算器16は16進数で「2000」に達するとキャ
リィ出力COからキャリィ信号を出力するように構成され
ているので、2000/800＝４、すなわち４個のクロックCK
が到来して１個のキャリィ信号が出力される。このとき
の変倍率が100％（800/（7FF＋１））に設定されてい
る。また変倍データMAGが16進数で「1FF」のときは、加
算器16は1FF＋１＝200をクロックCKに同期して累算する
ことになり、この場合、16個のクロックCKに対して１個
のキャリィ信号が出力され、変倍率は400％（800/（1FF
＋１））である。また変倍データMAGが16進数で「1FF
F」のときは加算器16は1FFF＋１＝2000をクロックCKに
同期して累算することになり、この場合、１個のクロッ
クCKに対して１個のキャリィ信号が出力され、変倍率は
25％（800/（1FFF＋１））である。

加算器16のキャリィ出力COから出力されたキャリィ信号
は、クロックCKに同期して入力信号をラッチするラッチ
回路19、インバータINを介してノア回路NRに加えられ
る。またノア回路NRの他の入力には、読み出しリセット
信号RREがラッチ回路19を介して加えられる。このノア
回路NRの出力はアンド回路ANDに加えられる。アンド回
路ANDの他の入力にはクロックCKが加えられている。し
たがって、アンド回路ANDからは読み出しリセット信号R
REに対するラッチ回路19の出力がローレベルのときはク
ロックCKがそのまま出力され、読み出しリセット信号RR
Eに対するラッチ回路19の出力がハイレベルになると、
加算器16のキャリィ出力COからキャリィ信号が生じ、こ
れに対応するラッチ回路19の出力がハイレベルになる
と、その毎にクロックCKが１個出力される。アンド回路
ANDの出力は読み出しクロックRCKとして画像メモリ11、
12、13、14に読み出し制御端子に加えられるとともにラ
ッチ回路20にラッチ信号として加えられる。

画像メモリ11、12、13、14はアンド回路ANDから読み出
しクロックRCKが加えられる毎にその記憶データを各画
素単位でパラレルに出力する。画像メモリ11、12、13、
14は前述したようにFIFOメモリから構成されており、こ
のデータの読み出しは画像データのメモリ11、12、13、
14の入力側から先に入力されたデータを先に読み出すよ
うに構成されており、ここではバッファメモリとして機
能している。

画像メモリ11、12、13、14から読み出されたデータはそ
れぞれ出力ラッチ付きのマルチプレクサ21の入力D₁、
D₂、D₃、D₄にそれぞれ入力される。また画像メモリ14か
ら読み出されたデータはラッチ回路20にも加えられ、ア
ンド回路ANDの出力によってラッチされる。このラッチ
回路20にラッチされたデータはマルチプレクサ21の入力
端子D₀に入力される。

したがって、アンド回路ANDから最初の読み出しクロッ
クRCKが発生したタイミングでマルチプレクサ21の入力D
₁には画像メモリ11から読み出された第１の画素「１」
のデータが入力され、入力D₂には画像メモリ12から読み
出された第２の画素「２」のデータが入力され、入力D₃
には画像メモリ13から読み出された第３の画素「３」の
データが入力され、入力D₄には画像メモリ14から読み出
された第４の画素「４」のデータが入力される。またこ
のとき画像メモリ14から読み出された第４の画素「４」
のデータはラッチ回路20にラッチされる。

アンド回路ANDから次の読み出しクロックRCKが発生され
ると、これに同期して、マルチプレクサ21の入力D₀には
ラッチ回路20にラッチされた第４の画素「４」のデータ
が入力され、入力D₁、D₂、D₃、D₄には次に画素「５」、
「６」、「７」、「８」に対応するデータが入力され
る。またこのとき画像メモリ14から読み出された第８の
画素「８」のデータがラッチ回路20にラッチされる。

このようにしてアンド回路ANDから読み出しクロックRC
が発生される毎に画像メモリ11〜14から読み出された各
画素のデータおよびラッチ回路20にラッチされている画
素のデータがマルチプレクサ21に入力される。

一方、ラッチ回路17からクロックCKに同期して出力され
るデータ信号YM1〜YM13のうち上位ビットの信号YM10、Y
M11、YM12、YM13はクロックCKのタイミングでラッチ回
路18でラッチされる。このラッチ回路18でラッチされた
信号のうちの上位２ビットの信号は信号YM12、YM13、の
１ビット遅延信号YM12−1D、YM13−1Dとしてマルチプレ
クサ21の制御入力S₁、S₂に加えられる。またラッチ回路
18でラッチされた信号のうち下位２ビットの信号はラッ
チ回路22で再びラッチされ、信号YM10、YM11の２ビット
遅延信号YM10−2D、YM11−2Dとしてリードオンリィメモ
リ（ROM）23、24のアドレスA1、A2にそれぞれ加えられ
る。

マルチプレクサ21は制御入力S₁、S₂に加えられた信号YM
12−1D、YM13−1Dにしたがって入力D₀〜D₄に入力された
データを出力D AまたはD Bに振り分け、１クロック遅れ
て出力する。マルチプレクサ21における制御入力S₁、S₂
に加られる信号と出力D A、D Bに振り分けられるデータ
との関係を示すと第２表のようになる。

すなわち、マチルプレクサ21は制御入力S₁、S₂に加えら
れる信号が“０、0"のときは入力D₀に入力されたデータ
を出力D Aに導き、入力D₁に入力されたデータを出力D B
に導く。また制御入力S₁、S₂に加えられる信号が“１、
0"のときは入力D₁に入力されたデータを出力D Aに導
き、入力D₂に入力されたデータを出力D Bに導く。また
制御入力S₁、S₂に加えられる信号が“０、1"のときは入
力D₂に入力されたデータを出力D Aに導き、入力D₃に入
力されたデータを出力D Bに導く。更に制御入力S₁、S₂
に加えられる信号が“１、1"のときは入力D₃に入力され
たデータを出力D Aに導き、入力D₄に入力されたデータ
を出力D Bに導く。

第５図は上記マルチプレクサ21の動作を示したものであ
る。第５図においてマルチプレクサ21内に描いた点線は
データの振り分けの様子を示し、点線に対して記載した
数字は制御データS₁、S₂の内容を示している。例えば制
御データS₁、S₂が“１、0"であると“10"が付された点
線に従い、入力D₁に入力されたデータは出力D Aに導か
れ、入力D₂に入力されたデータは出力D Bに導かれるこ
とになる。例えば画像メモリ11、12、13、14から画素
「１」、「２」、「３」、「４」のデータが読み出され
これらデータがマルチプレクサ21の入力D₁〜D₄に入力さ
れ、このときマルチプレクサ21の制御入力S₁、S₂に加え
られる信号が“０、1"であると、入力D₂に入力された画
素「２」のデータが出力D Aに導かれ、入力D₃に入力さ
れた画素「３」のデータが出力D₃導かれる。このとき、
入力D₀、D₁、D₄に入力されたデータはマルプレクサ21か
ら出力されない。

以上の説明から明らかなようなマルチプレクサ21の出力
D A、D Bから出力される信号は互いに隣り合った画素の
データとなり、この隣合った画素のデータにもとづき必
要の場合には次に説明するような補間処理がなされる。

マルチプレクサ21の出力D AおよびD Bから出力されたデ
ータは出力ラッチ付きのROM23および24にそれぞれ入力
される。

ROM23および24はラッチ回路22から出力される信号およ
びマルチプレクサ21の出力D AおよびD Bから出力される
データをアドレスとしてこれらデータに所定の係数ａお
よびｂを乗算した値を記憶しており、ラッチ回路22およ
びマルチプレクサ21の出力に対応してこれら記憶した値
を１クロック遅れて出力する。ROM23および24に記憶し
た値に関する上記計数値ａおよびｂとラッチ回路22から
の出力、すなわちROM23、24の入力A1、A2に加わる信号
との関係を表で示すと第３表のようになる。

第３表から明らかなように入力A1、A2に加わる信号が
“０、0"であるとROM23は入力されたデータに１を乗算
した値を出力し、ROM24は入力されたデータに０を乗算
した値を出力する。また入力A1、A2に加わる信号が“1
0"であるとROM23は入力されたデータに0.75を乗算した
値を出力し、ROM24は入力されたデータに0.25を乗算し
た値を出力する。また入力A1、A2に加わる信号が“０、
1"であるとROM23は入力されたデータに0.5を乗算した値
を出力し、ROM24は入力されたデータに0.5を乗算した値
を出力する。また入力A1、A2に加わる信号が“１、1"で
あるとROM23は入力されたデータに₀.25を乗算した値を
出力し、ROM24は入力されたデータに0.75を乗算した値
を出力する。ここでROM23で乗算する計数ａとROM24で乗
算する計数ｂとの和（ａ＋ｂ）は常に１になるように設
定されている。

ROM23、24の出力は加算器25に加えられ、両出力が加算
される。ROM23、24および加算器25による動作は、マル
チプレクサ21の出力D A、D Bから出力された互いに隣接
するデータの間の補間処理を実行している。

例えば、第６図に示すように互いに隣接するデータD
A、D Bの間を補間し、３つのデータD A1、D A2、D A3を
生成する場合を考える。ここでデータD A2はデータD A
とのデータD Aの中間の値、データD A1はデータD Aとデ
ータD A2の中間の値、データD A3はデータD A2とデータ
D Bの中間の値である。例えばデータD A2を生成する場
合はROM23、24の入力Ａ、Ｂに加わる信号を“０、1"と
しROM23、24および加算器25に実質的にD A×0.5＋D B×
0.5の演算を行なわせ、これによってデータD A2を生成
する。またデータD A1を生成する場合はROM23、24の入
力Ａ、Ｂに加わる信号を“10"としROM23、24および加算
器25に実質的にD A×0.75＋D B×0.25の演算を行なわ
せ、これによってデータD A1を生成する。またD A3を生
成する場合は、ROM23、24の入力Ａ、Ｂに加わる信号を
“１、1"とし、ROM23、24および加算器25に実質的にD A
×0.25＋D B×0.75の演算を行なわせる。

加算器25の出力はラッチ回路26でクロックCKに同期して
ラッチされ、変倍画像データYMDとして出力される。

次に変倍率が100％、25％、400％、35.4％、282.8％の
場合をそれぞれとりあげて第１図の装置の動作を第７図
から第11図のタイミングチャートを参照して具体的に説
明する。

変倍率が100％の場合変倍率が100％の場合のこの実施例の各部の動作が第７
図に示される。この場合変倍データMAGは16進数で7FFに
設定され、加算器16の入力Ａには16進数7FFに対応する1
3ビットの信号“0011111111111"が入力される。まず、
画像メモリ11〜14からの画像データの読み出し前の状態
においてラッチ回路17の内容は読み出しリセット信号RR
F（第７図（ｄ）参照）によってクリアされている。し
たがって加算器16の入力Ｂに加えられる13ビットの信号
はオール“0"であり、このとき加算器16の出力Ｓからは
入力Ａに加えられた信号に１を加えた16進数で7FF＋１
＝800に対応する信号が出力される（第７図（ｃ）参
照）。

また読み出しリセット信号RREは画像メモリ11〜14の読
み出しリセット端子に加えられ画像メモリ11〜14の読み
出し出力をリセットする。また読み出しリセット信号RR
EはクロックCKに同期してラッチ回路19にラッチされ、
ノア回路NRを介してアンド回路ANDに加わり、これによ
りアンド回路ANDから第７図（ｊ）に示すようにロクッ
クCKに同期した信号が出力される。このアンド回路AND
の出力は読み出しクロックRCKとして画像メモリ11〜14
に加えられる。しかしこのとき読み出しリセット信号RR
Eにより画像メモリ11〜14の読み出し出力はリセットさ
れているので画像メモリ11〜14からは画像信号は出力さ
れない。

読み出しリセット信号RREがローレベルからハイレベル
に立ち上がり画像メモリ11〜14の読み出しリセットが解
除されると、アンド回路ANDの出力の立り上がりに同期
して画像メモリ11から第１の画素「１」に対応する画像
データ、画像メモリ12から第２の画素「２」に対応する
画像データ、画像メモリ13から第３の画素「３」に対応
する画像データ、画像メモリ14から第４の画素「４」に
対応する画像データがそれぞれ出力される（第７図
（ｋ）参照）。

画像メモリ11〜14の出力およびラッチ回路20の出力（画
素「０」）はマルチプレクサ21に加えられる。

また読み出しリセット信号RREがローレベルからハイレ
ベルに立り上がり、ラッチ回路17のクリアが解除される
と加算器16の出力がクロックCK（第７図（ａ）参照）に
同期してこのラッチ回路17にラッチされ、このラッチ回
路17の出力は加算器16の入力Ｂに加えられる。これによ
り、加算器16は16進数で800に対応する値の累算動作を
開始する（第７図（ｃ）参照）。

この累算動作により加算器16の累算値が16進数で1FFFを
越えると加算器16のキャリィ出力COからキャリィ信号
“1"が生じる（第７図（ｄ）参照）。このキャリィ信号
“1"はラッチ回路19、インバータIN、ノア回路NRを介し
てアンド回路ANDに加わり、これによりアンド回路ANDか
ら第７図（ｊ）に示すようなパルス信号が発生される。
このパルス信号は読み出しクロックRCKとして画像メモ
リ11〜14に加わり、これにより画像メモリ11〜14からは
第５の画素「５」に対応する画像データ、第６の画素
「６」に対応する画像データ、第７の画素「７」に対応
する画像データ、第８の画素「８」に対応する画像デー
タが読み出されるとともに画像メモリ14の出力、この場
合は画素「４」に対応する画像データがアンド回路AND
の出力によりラッチ回路20にラッチされる。この画像メ
モリ11〜14から読み出された画像データはラッチ回路20
にラッチされ第４の画素「４」に対応する画像データと
ともにマルチプレクサ21に加えられる。

このように画像メモリ11〜14からは加算器16による累算
値が1FFFを越える毎に、この場合は４クロック毎に画像
データの読み出しが行なわれ、この画像データはラッチ
回路20にラッチされている前回画像メモリ14から読み出
された画像データとともにマルチプレクサ21に加えられ
る。

マルチプレクサ21は制御端子S₁、S₂に加えられるラッチ
回路18の出力信号YM12−1D、YM13−1Dによって入力信号
を出力D A、D Bに振り分ける動作を行なう。ここで信号
YM12−1D、YM13−1Dは第７図（ｆ）に示す信号YM12、YM
13をそれぞれ１クロック分遅延させた信号で第７図
（ｇ）に示すように変化する。

したがってマルチプレクサ21の出力D Aからは画素
「０」、「１」、「２」…に対応する画像データが順次
出力され、マルチプレクサ21の出力D Bからは画素
「１」、「２」、「３」…に対応する画像信号が順次出
力される（第７図（ｌ）参照）。

マルチプレクサ21の出力D A、D BはROM23、24に加えら
れ、このROM23、24および加算器25により実質的にａ×D
A＋ｂ×D Bになる演算がなされる。ここで、係数ａお
よびｂはROM23、24のアドレスの一部A₁、A₂として加え
られる信号YM10−2D、YM11−2Dによって決定される。こ
こで信号YM10−2D、YM11−2Dはラッチ回路18、22により
ラッチ回路17の出力YM10、YM11を２クロック遅延させた
信号である（第７図（ｈ）参照）。この場合この信号YM
10−2DおよびYM11−2Dは第７図（ｈ）から明らかなよう
に常に“00"である。したがって係数ａは常に１に設定
され、係数ｂは常に０に設定される（第７図（ｍ）参
照）。これにより加算器25の出力はマルチプレクサ21の
出力D Aから出力された信号が１クロック遅延されたも
のと同一となり、この信号がさらに１クロック遅延され
てラッチ回路26から変倍画像データYMDとして出力され
る（第７図（ｎ）参照）。

第７図（ｎ）から明らかなようにラッチ回路YMDから出
力される変倍データYMDは各クロック毎に画素が変化す
る信号であり、この信号は画像メモリ11、12、13、14に
加えられる原画像データＧ×Ｄと同一のものである。す
なわち原画像データＧ×Ｄは100の変倍率で変倍処理さ
れたことになる。

変倍率が25％の場合変倍率が25％の場合の動作が第８図に示される。この場
合変倍データMAGは16進数で1FFFに設定され、加算器16
の入力Ａには1FFFに対応する13ビットの２進信号“1111
111111111"が加えられる。したがってまず加算器16の出
力Ｓからはこの２進信号に“1"が加算しててオール“0"
となった信号が出力される（第８図（ｃ）参照）。加算
器16においては読み出しリセット信号RREがローレベル
からハイレベルに立り上った後のこの16進数で1FFFに１
が加えられる信号が累算されることになる。したがって
加算器16のキャリィ出力COからは各クロック毎にキャリ
ィ信号が出され（第８図（ｄ）参照）、このキャリィ信
号がラッチ回路19、インバータIN、ノア回路NR、アンド
回路ANDを介して画像メモリ11〜14の読み出しクロック
入力に加えられる。これにより上画像メモリ11〜14から
は各クロック毎に画像データが読み出される（第８図
（ｋ）参照）。

またこのときマルチプレクサ21の制御入力端子S₁、S₂に
加えられる信号YM12−1D、YM13−1DおよびROM23、24に
加えられる信号YM10−2D、YM11−2Dは全て常に“0"であ
る。したがってマルチプレクサ21は入力D₀から入力され
た信号をD Aに導き、入力D₁から入力された信号を出力D
Bに導く。これによりマルチプレクサ21の出力D Aから
は画素「０」、「４」、「８」…に対応する画素データ
が順次出力され、出力D Bからは画素「１」、「５」、
「９」…に対応する画像データが順次出力される（第８
図（ｌ）参照）。またROM23、24において係数ａが１、
係数ｂが０となる値が読み出され、これにより加算器８
からはマルチプレクサ21の出力D Aから出力された画像
データが１クロック遅延されたものと同一のデータが出
力される。この画像データはラッチ回路26でさらに１ク
ロック遅延されて変倍データYMDとして出力される（第
８図（ｎ）参照）。

第８図（ｎ）から明らかなようにラッチ回路26から出力
される変倍データは第４番目の画素「４」第８番目の画
素「８」…というように４画素に対して１つの画素を抽
出した画像データとなっており、この画像データは原画
像データの1/4、すなわち25％の変倍率で処理されたデ
ータとなる。

変倍率が400％の場合変倍率が400％の場合の動作が第９図に示される。この
場合、変倍データMAGは16進数で1FFに設定され、加算器
16の入力Ａにはこの1FFに対応する13ビットの２進信号
“0000111111111"が加えられる。そして加算器16では16
進数で1FFに１を加算した値（1FF＋１＝200）を実質的
に累算する演算がなされる。したがって加算器16の累算
値は第９図（ｃ）に示すように変化し、加算器16からは
16クロックに対して１個のキャリィ信号“1"が出力され
る（第９図（ｄ）参照）。このキャリィ信号にもとづき
アンド回路ANDから読み出しクロックRCKが発生され、こ
の読み出しクロックRCKにもとづき画像メモリ11〜14か
ら画像データの読み出しが行なわれる（第９図（ｋ）参
照）。したがってこの場合画像メモリ11〜14からは16ク
ロックに対して１回画像データを読み出しが行われるこ
とになる。

また、マルチプレクサ21の制御端子S₁、S₂に加えられる
信号YM12−1D、YM13−1Dは第９図（ｇ）に示すように４
クロック毎に“00"、“10"、“01"、“11"と変化する。
したがってマルチプレクサ16の出力D Aにはまず４クロ
ック間画素「０」に対応する画像データが現われ、続い
て４クロックの間画素「１」に対応する画像データが現
われ、続いて４クロックの間画素「２」に対応する画像
データが現われ、このようにして４クロック毎に順次変
化する各画素の画像データが現われる。同様にマルチプ
レクサ16の出力D Bにはまず４クロックの間画素「１」
に対応する画像データが現われ、続いて４クロックの間
画素「２」に対応する画像データが現われ、このように
して４クロック毎に順次変化し、かつ出力D Aに生じて
いる画素よりも１画素進んだ画素に対応する画像データ
が現われる。

また、ROM23、24に加えられる信号YM10−2D、YM11−2D
は第９図に（ｈ）に示されるようにマルチプレクサ16か
ら同一画素に対応する画像データが生じている４クロッ
クの間に“00"、“10"、“01"、“11"と変化する。した
がってROM23、24の係数ａ、ｂはそれぞれ第９図（ｍ）
に示すように変化する。これによってマルチプレクサ21
の出力D A、D Bから出力される画像データの間が補間さ
れ、出力D AとD Bから出力される画像データの間に 0.75×D A＋0.25×D B＝D A1 0.5×D A＋0.5×D B＝D A2 0.25×D A＋0.75×D B＝D A3 で表わされる３つの画像データが挿入される。第９図
（ｎ）はラッチ回路26から出力される変倍画像データYM
Dを示したもので第９図（ｎ）において☆印は上述した
３つの式のいずれかで補間されたデータを示す。

このように変倍データYMDが16進数で1FFの場合、各画素
の画像データの間にそれぞれ３個の補間画像データが挿
入され、結果的にラッチ回路26から出力される変倍画像
データYMDは原画像データYMDは原画像データの４倍、す
なわち100％の変倍処理のなされたデータとなる。

変倍率35.4％の場合変倍率が35.4％の場合の動作が第10図に示される。この
場合変倍データMAGは四16進数で169F（２進データで“1
011010011111"）に設定される。この２進データが加算
器16の入力Ａに加えられ、加算器16では値（169F＋１）
を累算する。この累算の様子が第10図（ｃ）に示され
る。ここで800/（169F＋１）＝35.4の関係が成立してお
り、加算器16からは169F＋１＝16AOが1FFFを越える毎に
キャリィ信号が出力される（第10図（ｄ））。

画像メモリ11〜14はこのキャリィ信号に対応してアンド
回路ANDから発生されるパルス信号（第10図（ｊ））に
もとづきその読み出しが制御される。画像メモリ11〜14
から読み出される画像データの出力タイミングが第10
（ｋ）に示される。

また、第10図（ｇ）にマルチプレクサ21の制御入力端子
S₁、S₂に加えられる信号YM12−1D、YM13−1Dが示され
る。この信号によりマルイプレクサ21における信号振り
分けが制御され、マルチプレクサ21の出力D AおよびD B
には第10図（ｌ）に示すような画素に対応する画像デー
タが出力される。

また、第10図（ｍ））にROM23、24での採用される係数
値が示される。ROM23、24および加算器では第10図
（ｌ）に示すデータおよび第10図（ｂ）に示すデータに
もとづき補間演算を行ないその出力をラッチ回路26を介
して出力する。第10図（ｎ）にはこのラッチ回路26の出
力が示される。第10図（ｎ）から明らかなようにこの場
合画素「０」と「８」の画像データの間に画素「２」と
「３」の画像データによって補間演算された画像データ
および画素「５」と「６」の画像データによって補間演
算された画像データが挿入される。また画素「８」と
「14」の画像データの間に画素「11」と「12」の画像デ
ータによって補間演算された画像データが挿入される。
また画素「14」と「25」の画像データの間に画素「16」
と「17」の画像データによって補間演算された画像デー
タおよび画素「19」と「20」の画像データによって補間
演算された画像データおよび画素「22」と「23」の画像
データによって補間演算された画像データが挿入され
る。同様に画素「25」と「33」の画像データ間には補間
演算によって処理された２個の画像データが挿入され、
画素「33」と「45」の画像データの間には補間演算によ
って処理された３個の画像データが挿入される。

変倍率が282.8％の場合変倍率が282.8％場合の動作が第11図に示される。この
場合、変倍データMAGは16進数で2D3（２進データで“00
01011010011"）に設定される。この２進データが加算器
16の入力Ａに加えられ、加算器16では値（2D3＋１）を
累算する。この累算の様子が第11図（ｃ）に示される。
ここで、800/（2D3＋１）＝282.8の関係が成立してお
り、加算器16からは2D3＋１＝2D4が、1FFFを越える毎に
キャリィ信号が出力される（第11図（ｄ））。

画像メモリ11〜14にはこのキャリィ信号に対応してアン
ド回路ANDから発生されるパルス信号（第11図（ｊ））
にもとづきその読み出しが制御される。画像メモリ11〜
14から読み出される画像データの出力タイミングが第11
図（ｋ）に示される。

また、第11図（ｇ）にマルチプレクサ21の制御入力端子
S₁、S₂に加えられる信号YM12−1D、YM13−1Dが示され
る。この信号によりマルチプレクサ21における信号振り
分けが制御され、マルチプレクサ21の出力D AおよびD B
には第11図（ｌ）に示すような画素に対応する画像デー
タが出力される。

また、第11図（ｍ）にROM23、24での採用される係数値
が示される。ROM23、24および加算器では第11図（ｌ）
に示すデータおよび第10図（ｂ）に示すデータにもとづ
き補間演算を行ないその出力をラッチ回路26を介して出
力する。第11図（ｎ）にはこのラッチ回路26の出力が示
される。第10図（ｎ）から明らかなようにこの場合画素
「０」と「１」の画像データの間に画素「０」と「１」
と画像データによって補間演算された２個の画像データ
が挿入され、また画素「１」と「２」の画像データの間
に画素「１」と「２」の画像データによって補間演算さ
れた２個の画像データが挿入され、また画素「２」と
「３」の画像データの間に画素「２」の「３」の画像デ
ータによって補間演算された２個の画像データが挿入さ
れ、画素「３」と「４」の画像データの間に画素「３」
と「４」の画像データによって補間演算された２個の画
像データが挿入され、画素「４」と「６」の画像データ
の間に画素「４」と「５」の画像データによって補間演
算された３個の画像データおよび画素「５」と「６」の
画像データによって補間演算された１個の画像データが
挿入される。

なお、上記実施例では画像メモリとして４個のFIFOを用
いて構成したがこれを２個、３個または５個以上のFIFO
メモリを用いて構成することもできる。この場合FIFOメ
モリの個数により変倍範囲が変化する。またこの場合FI
FOメモリの個数によってマルチプレクサ21の制御入力端
子に加わる制御信号のビット数およびROM23、24に加わ
るアドレス信号のビット数も変化する。

また加算器16に加わる変倍データMAGのビット数も必要
に応じて任意のビット数に設定することができる。

〔発明の効果〕

以上説明したようにこの発明によれば、簡単、かつ小型
な構成により原画像のデータクロックに同期した任意倍
率の高精度が変倍画像データを得ることができる。また
変倍率が100％以上と以下とで基本的に同一の処理が可
能となる。また画像メモリとしてFIFOメモリを用いた構
成をとるとアドレス制御が全く不要となり、更に構成は
簡単となる。

【図面の簡単な説明】

第１図はこの発明に係わる画像データの変倍処理装置の
一実施例を示すブロック図、第２図は第１図に示した実
施例における原画像データの画像メモリへの書き込み処
理動作を説明するためのタイミングチャート、第３図は
原画像データの画像メモリへの書き込み動作を説明する
ための図、第４図は第１図に示した加算器およびラッチ
回路の動作を説明するためのブロック図、第５図は第１
図に示したマルチプレクサの動作を説明するブロック
図、第６図は第１図に示した実施例の補間動作を説明す
るための図、第７図から第11図は第１図に示した装置の
動作を変倍率が100％、25％、400％、35.4％、282.8％
の場合についてそれぞれ示したタイミングチャートであ
る。 11〜14……画像メモリ、15……デコーダ、16,25……加
算器、17,18,19,20,22,26……ラッチ回路、21……マル
チプレクサ、23,24……ROM。

Claims

【特許請求の範囲】

【請求項１】複数の記憶手段と、原画像データを各画素毎に順次振り分けて前記複数の記
憶手段に順次書き込む振り分け手段と、所望の変倍率に対応した数値データを入力する入力手段
と、この入力手段によって入力された数値データを所定の速
度で累算する累算手段と、この累算手段のキャリィ信号にもとづき前記複数の記憶
手段の並列読み出しを制御する読み出しクロックを形成
するクロック形成手段と、このクロック形成手段で形成したクロックにもとづき前
記複数個の記憶手段に記憶した画像データを並列に読み
出す読み出し手段と、前記読み出し手段で読み出した画像データに基づき前記
所望の変倍率で変倍した画像に対応する変倍画像データ
を形成する画像データ形成手段とを具備することを特徴とする画像データの変倍処理装
置。
【請求項２】前記記憶手段は、先入れ先出し型メモリであることを特徴とする特許請求の範囲（１）記載の画像デー
タの変倍処理装置。
【請求項３】前記振り分け手段は、原画像のクロックに同期して原画像データを各画素毎に
順次振り分けて前記複数の記憶手段に順次書き込むことを特徴とする特許請求の範囲（１）記載の画像デー
タの変倍処理装置。
【請求項４】前記振り分け手段は、原画像のクロックに同期して変化する複数ビットの信号
を入力し、この複数ビットの信号をデコードして前記複
数の記憶手段に対する書き込む制御信号を順次形成する
デコーダを備えることを特徴とする特許請求の範囲（１）記載の画像デー
タの変倍処理装置。
【請求項５】前記画像データ形成手段は、前記読み出し手段により前記複数の記憶手段から並列に
読み出した画像データの一部または全部を所望を変倍率
に対応して抽出する画像データ抽出手段と、前記読み出し手段により前記複数の記憶手段から並列に
読み出した画像データの間を所望の変倍率に対応して補
間して補間画像データを形成し、この補間画像データを
前記抽出手段により抽出した画像データの間に挿入する
画像データ挿入手段とを具備することを特徴とする特許請求の範囲（１）記載
の画像データの変倍処理装置。
【請求項６】前記画像データ挿入手段は、前記読み出し手段から読み出された画像データから隣接
する任意２つの画像データを取り出す取り出し手段と、この取り出し手段で取り出した２つの画像データの間を
補間して補間画像データを形成する補間画像データ形成
手段とを具備することを特徴とする特許請求の範囲（５）記載
の画像データの変倍処理装置。
【請求項７】前記画像データ形成手段は、前記読み出し手段により前記複数の記憶手段から並列に
読み出された画像データを入力し、隣接する２つの画像
データを選択出力するマルチプレクサと、第１の補間係数の組みが記憶され、前記マルチプレクサ
から出力される１つの画像データを入力し、この画像デ
ータに前記第１の補間係数を乗算した値を出力する第１
の補間メモリと、第２の補間係数の組みが記憶され、前記マルチプレクサ
から出力される他の画像データを入力し、この画像デー
タに前記第２の補間係数を乗算した値を出力する第２の
補間メモリと、前記第１の補間メモリと前記第２の補間メモリの出力と
を加算する加算手段とを具備することを特徴とする特許請求の範囲（１）記載
の画像データの変倍処理装置。