JP2664420B2 - 画像処理装置および画像処理装置用バッファリング装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、OA機器用の画像処理装置に係り、特に画像
処理性能を損うことなく、大幅な価格の低減を提供する
のに好適な電子ファイリング装置用の画像処理装置に関
する。

［従来の技術］ 光ディスク等を備えた電子ファイリング装置は単にオ
フィスのペーパーレス化を推進する手段として有用であ
るが、近年、ファイリング機能だけでなく、文書画像処
理技術に代表される高度な機能を有するものが要求され
るようになってきた。この様な動向に応じて、内蔵され
ている画像処理装置にも高度な機能が要求され、、２値
画像の移動、拡大／縮小、回転ばかりでなく、中間調画
像を対象とした平均化、微分、特徴抽出等の本格点な画
像処理機能を有するものも出現し始めている。

微分操作や特徴抽出に代表される本格的な画像処理
は、１走査線あるいは最大でも２走査線しか必要としな
い単純な画像処理と異なり、入力画像から適当な大きさ
の局所領域を取り出し、この局所領域に対して演算を施
こすものである。局所領域の形や大きさは、内容により
異なるが、一般に３×３から16×16程度えある。したが
って画像処理装置を用いて効率良く演算するためには、
局所領域の大きさに相当する数の走査線を内部に蓄積
し、順次演算回路に入力する必要がある。

従来、これらの処理を行う装置として、例えば特開昭
60−129889号公報記載の装置が挙げられる。

第２図はこのような従来の装置を簡略化したブロック
図である。31,32はそれぞれ１走査線に対応するｎビッ
ト幅のシフトレジスタ、33〜41は１ビットのシフトレジ
スタ、42は局所演算回路、43は処理結果を保持するレジ
スタ、301は標本化された原画像の画素データを入力す
る端子、302は処理結果を出力する端子である。

まず、標本化された画素データは入力端子301に１画
素ずつ連続的に入力され、１ビットシフトレジスタ33に
転送される。１ビットシフトレジスタ36には、シフトレ
ジスタ31の作用により、１ビットシフトレジスタ33に転
送される画素データに対して１走査線分遅れた画素デー
タが供給される。同様に１ビットシフトレジスタ39に
は、シフトレジスタ31および32の作用により２走査線分
遅れた画素データが供給される。

かくして、順次１走査線分ずつ遅れた画素データが１
ビットシフトレジスタ33,36,39に送られ、１ビットシフ
トレジスタ33,36,39からそれぞれ１ビットシフトレジス
タ34,37,40に転送される。さらに、これら１ビットシフ
トレジスタ34,37,40からそれぞれ１ビットシフトレジス
タ35,38,41に画素データが１画素ずつ転送される。

以上の手順に従って、ラスタ方向に１画素ずつ入力さ
れた画素データを１ビットシフトレジスタ33〜41で再構
成し、３×３の局所領域データとして順次取り出すこと
ができる。

次に、順次取り出された局所領域データ局所演算回路
42に入力され、所望の画像処理が施こされる。さらに、
処理結果がレジスタ43に転送され、タイミングが取られ
た上で出力端子302に出力される。

このような手順に従って、全入力画素データに対して
順次処理を施こすことにより全画面の画像処理を行なう
ことができる。

以上述べた如く、従来技術を用いた装置は、複数ラス
タ分のシフトレジスタを用いて、ラスタ方向に１ドット
ずつ入力される画素データを内部に蓄積し、複数ラスタ
にまたがる局所領域演算を効率良く実現できるようにし
ている。このため、２値画像に対する移動、拡大／縮
小、回転等の単純な画像処理ばかりでなく、中間調画像
に対する平均化、微分、特徴抽出等の本格的な画像処理
を効率良く表現でき、ひいては電子ファイリング装置の
商品価値を飛躍的に向上させることができる。

［発明が解決しようとする課題］ 前述したように、従来の装置は、画素データをライン
単位毎に遅延する手段としてシフトレジスタを設け、複
数本のシフトレジスタから局所領域を切り出して利用す
る構成となっており、これにより、リアルタイムに局所
領域の画像処理を実現するものであった。

しかしながら、従来技術で利用したシフトレジスタ
は、画像処理という特殊な用途に起因して、一般のメモ
リ素子に比べ２桁から３桁以上高価なものになってい
る。すなわち、電子ファイリング装置で扱う最大幅であ
る。A1版の画像を処理するために必要な容量は、８ビッ
ト長の多値データの場合64Kビット必要であり、２値デ
ータの場合でも8Kドットが必要となる。この１ライン分
のシフトレジスタを16ビット幅のTTL素子で構成する
と、4000個または500個の素子が必要となる。また１万
ゲートクラスのLSIで構成しても60個以上必要となる。
したがって、シフトレジスタのビット当りの単価は、一
般のメモリ素子に比べ２桁から３桁以上高価になってい
た。

以上の説明から上記従来技術は、画像データに対する
リアルタイム処理は達成できるものの、回路の経済性に
ついて考慮されておらず、電子ファイリング装置等のOA
機器の分野においては経済的観点から実質的に適用でき
ないという問題点があった。

本発明の目的は、かかる問題点を解消し、画像処理性
能を低下させることなく、装置の小型化、低価格化を実
現する手段を提供することにある。

［課題を解決するための手段］ 本発明による画像処理装置は、直列に入力される画素
データのうち複数走査線にまたがる局所領域の画素デー
タを保持する局所領域データ保持手段と、該手段が保持
した局所領域の画素データについて演算を施す演算手段
とを備えた画像処理装置において、各々１走査線分の画
素データを蓄積し、書込みと読出しとを排他的に実現す
る複数のバッファと、該複数のバッファのアドレスを前
記画素データの入力に同期して更新するアドレス更新手
段と、前記複数本のバッファの１つを順次切換え選択し
て前記入力画素データを１走査線分ずつ書込むバッファ
書込み制御手段と、前記書込み用バッファとして選択さ
れたバッファ以外のバッファを同時に選択して、順次１
走査線分ずつ遅延した画素データを、入力された画素デ
ータにおける走査線の順序と複数の局所領域とデータ保
持手段にて記憶される画素データにおける走査線の順序
とが同一となるように、複数の局所領域データ保持手段
に与えるバッファ読出し制御手段とを備えたことを特徴
とするものである。

本発明による画像処理装置は、他の見地によれば、直
列に入力される画素データのうちＭ行Ｎ列の局所領域の
画素データを保持する局所領域データ保持手段と、該手
段が保持した局所領域の画素データについて演算を施す
演算手段とを備えた画像処理装置において、各々１走査
線分の画素データを蓄積し、書込みと読出しとを排他的
に実現するＭ個のバッファと、前記画素データの入力に
同期して前記Ｍ個のバッファのアドレスを更新するアド
レス更新手段と、前記Ｍ個のバッファのうちの１個を書
込み用バッファとして順次選択する書込み用バッファ選
択手段と、該選択された１個以外の（Ｍ−１）個のバー
ファを読出し用バッファとしてそれぞれ書込みの新しい
順に前記第２行から第Ｍ行に割当て、かつ、読出し用バ
ッファとして割り当てられたバッファから、順次１走査
線分ずつ遅延した画素データを入力された画素データに
おける走査線の順序と、複数の局所領域データ保持手段
にて記憶される画素データにおける走査線の順序とが同
一となるように、前記複数の局所領域データ保持手段に
与える読出し用バッファ制御手段とを備えたことを特徴
とするものである。

前記バッファとしてダイナミックランダムアクセスメ
モリ（DRAM）を利用し、あるいはスタティックランダム
アクセスメモリ（SRAM）を利用することができる。

また、本発明による画像処理装置用バッファリング装
置は、直列に入力される画素データのうちＭ行Ｎ列の局
所領域の画素データを保持する局所領域データ保持手段
の前段に配置され、該局所データ保持手段の第２行から
第Ｍ行へ入力すべき画素データを発生する画像処理装置
用バッファリング装置であって、各々１操作線分の画素
データを蓄積し、書込みと読出しとを排他的に実現する
Ｍ個のバッファと、前記画素データの入力に同期して前
記Ｍ個のバッファのアドレスを更新するアドレス更新手
段と、前記Ｍ個のバッファのうちの１個を書込み用バッ
ファとして順次選択する書込み用バッファ選択手段と、
該選択された１個以外の（Ｍ−１）個のバッファを読出
し用バッファとしてそれぞれ書込みの新しい順に前記第
２行から第Ｍ行に割当て、かつ、読出し用バッファとし
て割り当てられたバッファから、順次１走査線分ずつ遅
延した画素データを、入力された画素データにおける走
査線の順序と、複数の局所領域データ保持手段にて記憶
される画素データにおける走査線の順序とが同一となる
ように、前記複数の局所領域データ保持手段に与えられ
る読出し用バッファ制御手段とを備えたことを特徴とす
るものである。

［作用］ 以下、本発明の代表的な装置についての作用を説明す
る。

前記局所領域の大きさを画素データ単位に例えばＭ行
Ｎ列とした場合、前記各々１走査線分の画素データを蓄
積するＭ個のバッファ、すなわちラインバッファを設け
る。

これらの各ラインバッファは、バッファ書込み制御手
段（または書込み用バッファ選択手段）により循環的に
選択され、原画を標本化した画素データが走査線単位に
書込まれる。一方、この書込み動作中、現在書込みが行
われていない他の（Ｍ−１）個のラインバッファから、
先に書込まれた画素データが読出される。全ラインバッ
ファに対する書込みおよび読出しアドレスとしては、ア
ドレス更新手段により画素データの入力に同期して発生
した同一のアドレスを用いることができる。

ラインバッファへの画素データ書込みは１走査線単位
に行われるので、（Ｍ−１）個のラインバッファから読
出される画素データは順次１走査線分ずつ遅延してお
り、それぞれ局所領域データ保持手段の第２行から第Ｍ
行に入力される。この場合のラインバッファと第２〜第
Ｍ行との接続関係は、バッファ読出し制御手段（または
読出し用バッファ選択手段）により、最も最近書かれた
ラインバッファから順に第２〜第Ｍ行に割当てられるよ
うに切換えられる。局所領域データ保持手段の第１行に
は、ラインバッファを介さない現入力画像データが入力
される。

ラインバッファとしてはRAMを用いることができるの
で、従来の高価なシフトレジスタ構成と比べて大幅なコ
スト低減を図ることができる。なお、使用するRAMとし
ては、より一層コストを重視すればDRAMを利用し、また
動作速度を重視すればSRAMを利用すればよい。

［実施例］ 以下、本発明の実施例について図面により説明する。

第１図は本発明による一実施例のブロック図である。
１〜３は１ライン分の画素データを格納するランダム・
アクセス・メモリ、４〜６は入力バッファ、７〜９はラ
ンタム・アクセス・メモリ１〜３への書込み側のセレク
タを兼ねる出力バッファ、10はランダム・アクセス・メ
モリ１〜３の書込み及び読出しアドレスを制御するアド
レス・カウンタ（ADR CNT）、11は出力バッファ７〜９
およびランダム・アクセス・メモリ１〜３のイネーブル
端子を制御するカウンタ（CNT）、12はカウンタ11の出
力をデコードするデコーダ（DEC）、13は１走査線前の
画素データを選択するセレクタ、14は走査線前の画素デ
ータを選択するセレクタ、15はセレクタ13を制御するカ
ウンタ、16はセレクタ14を制御するカウンタ、17〜25は
１ビットのシフトレジスタ、26は局所演算回路、27は処
理結果を格納するレジスタ、201は標本化された画素デ
ータを入力する入力素子、202は処理結果を出力する出
力素子、203はカウンタ11に初期値‘2'（２進数で‘1
0'）を設定する初期値設定端子、204はカウンタ15に初
期値‘1'（２進数で‘01'）を設定する初期値設定端
子、205はカウンタ16に初期値‘0'（２進数で‘00'）を
設定する初期値設定端子である。カウンタ10,11,15,16
は画素クロックCLKにより駆動され、図示しないがシフ
トレジスタ17〜25も画素クロックCLKにより駆動され
る。本実施例では、カウンタ10はアドレス更新手段を構
成する。カウンタ11、デコーダ12および出力バッファ７
〜９がバッファ書込み制御手段または書込み用バッファ
選択手段を構成する。カウンタ15,16、セレクタ13,14が
バッファ読出し制御手段または読出し用バッファ選択手
段を構成する。なお図には説明の簡単化のため、各回路
を制御する制御回路、処理結果データを整形するシリア
ル・パラレル変換回路等の一部記述は省略したが、本装
置の動作を本質的に理解する上では影響ない。

次に、本実施例の動作を説明する。

まず標本化された画素データは入力端子201より１画
素ずつ入力される。入力された画素データは、次の２系
統に分岐される。まず、局所演算回路26の最上段画素デ
ータとして処理するため、１ビットシフトレジスタ17へ
入力される。同時に次の走査線の局所演算処理において
第２ラインの画素データとして処理するため、出力バッ
ファ７〜９を介して３つのランダム・アクセス・メモリ
１〜３のいずれかに記憶される。これと同時に、画素デ
ータが書込まれていない他の２つのランダム・アクセス
・メモリから１走査線前及び２走査線前に書込まれた画
素データがアドレス，カウンタ10の制御により読出さ
れ、セレクタ13,14を介して各々１ビットシフトレジス
タ20,23へ入力される。

このようにして、１走査線分ずつ遅れた画素データが
１ビットシフトレジスタ17,20,23に送られ、次のクロッ
クタイミングで１ビットシフトレジスタ18,21,24に転送
される。さらに次のクロックタイミグで１ビットシフト
レジスタ18,21,24からそれぞれ１ビットシフトレジスタ
29,22,25画素データが１画素ずつ転送される。

以上の手順に従って、ラスタ方向に１画素ずつ入力さ
れた画素データ１をビットシフトレジスタ17〜25で２次
元平面に再構成し、３×３の局所領域データとして順次
取出すことができる。また、この順次取出された局所領
域データを局所演算回路26に入力され、所望の画像処理
が施こされる。ここで所望の画像処理とは、画像の平均
化、微分、特徴抽出等の処理を指すが、本発明の本質と
は直接関係がないので、詳細は省略する。最後に、処理
結果がレジスタ27に転送され、タイミングが取られた上
で出力端子202に出力される。

以上の処理を繰り返して、一走査線分の画像データの
処理が終了すると、カウンタ11、カウンタ15、カウンタ
16の値が更新されて次の走査線の処理に移行する。

すなわち、初期値‘2'に設定されたカウンタ11の出力
は、走査線が更新されるに従い‘0'→‘1'→‘2'→‘0'
と循環的にカウント・アップされる。この動作に従いラ
ンダム・アクセス・メモリ１〜３の書込み側のセレクタ
を構成するデコーダ12及び出力バッファ７〜９のが作動
する。この結果、書込み側のランダム・アクセス・メモ
リはメモリ３に始まり、メモリ１→メモリ２→メモリ３
→メモリ１と循環的に切換わる。

同様に、初期値‘1'に設定されたカウンタ15の出力
は、‘2'→‘0'→‘1'→‘2'と循環的にカウント・アッ
プされる。この動作に従い１走査線前に入力された画素
データを選択するセレクタ13は、ランダム・アクセス・
メモリの出力をメモリ２に始まり、メモリ３→メモリ１
→メモリ２→メモリ３と循環的に選択する。

また、初期値‘0'に設定されたカウンタ16の出力は、
‘1'→‘2'→‘0'→‘1'と循環的にカウントアップされ
る。この動作に従い、２走査線前に入力された画素デー
タを選択するセレクタ14も、ランダム・アクセス・メモ
リの出力をメモリ１に始まり、メモリ２→メモリ３→メ
モリ１→メモリ２と循環的に選択する。

以上の如く、３組のラインバッファの書込みと読出し
を循環的に切換えて利用することにより、全画面に対す
る画像処理を効率良く実行できる。

つぎに本発明の他の実施例について画面により説明す
る。第３図は本発明の第２の実施例の構成を示すブロッ
ク図である。

第３図の構成は、第１図の構成とほとんど同じである
が、１ビットシフトレジスタ17〜25の出力に異なる機能
の演算を実行する局所演算回路（Ｉ）51、（II）52、
（III）53が付加され、各々の処理結果を格納するレジ
スタ54〜56及び出力端子401〜403が追加されている。

この実施例においては、１ビットシフトレジスタ17〜
25で再構成した画素データを異なる機能の局所演算回路
（Ｉ）51〜（III）53に同時に転送する。転送された画
素データに対して異なる種類の画像処理が施こされ、各
々レジスタ54〜56に出力される。レジスタ54〜56でタイ
ミングが取られ、出力端子401〜403に処理結果が出力さ
れる。

以上の如く、１ビットシフトレジスタの出力に異なる
機能の演算回路を並列に設けることにより、微分、強調
等の多様な画像処理演算を同時に実行することができ
る。なお本実施例では並列に実行できる演算回路を３種
類としたが、これに限定するものではない。

さらに本発明の他の実施例について図面により説明す
る。第４図は本発明の第３の実施例の構成を示すブロッ
ク図である。

第４図の構成は、第１図の構成とほとんど同じである
が、第２の実施例と同様に局所演算回路の部分が異な
る。並列化を実現するため、同一機能の複数の局所演算
回路64〜66とこの前後にデマルチプレクサ（DEMPX）6
1、マルチプレクサ（MPX）62及びこれらを制御するカウ
ンタ63が付加され、これらの処理結果を格納するレジス
タ67及び出力端子502が追加されている。また、カウン
タ63に初期値‘0'を設定する初期値設定端子501が付加
されている。

この実施例においては、１ビットシフトレジスタ17〜
25で再構成した画素データをデマルチプレクサ61に転送
す。デマルチプレクサ61は１画素データ入力される毎
に、局所演算回路64〜66へ順次分配する。これと同期し
てマルチプレクサ62は処理結果を順次統合し、レジスタ
67に送出する。レジスタ67ではタイミングが取られ、出
力端子502に処理結果が出力される。この並列処理のタ
イミング制御はカウンタ63とデマルチレクサ61及びマル
チプレクサ63で実現されている。すなわち、カウンタ63
には初期値‘0'が設定され、まず局所演算回路64が選択
される。順次画素データが入力される毎にカウンタ63の
値が‘1'→‘2'→‘0'→‘1'と更新され、この値に従っ
て局所演算回路64〜66が順次選択される。

以上の如く、１ビットシフトレジスタの出力に同一機
能の演算回路を並列に設け、これらを循環的に利用する
ことにより、同一処理速度の局所演算回路を用いても３
倍の高速化を図ることができる。なお、本実施例では並
列に実行できる演算回路を３個としたが、これに限定す
るものではない。

以上の説明で明らかなように、本実事例によれば、ラ
インバッファとして一般のメモリを利用した上で、複数
のラインバッファの書込みと読出しを循環的に切換えて
利用することできるので、処理速度の高速化とともに装
置全体の大幅な低価格が図れる。

［発明の効果］ 本発明によれば、画像処理装置において、複数本のラ
インバッファを設け、ラインバッファへの書込みと読出
し１走査線の局所演算処理が終了するたびに、循環的に
利用できる構成としたので、従来の高価なシフトレジス
タで構成した回路と同等の処理速度を達成でき、しかも
装置全体の大幅な低価格化を図ることができる。低廉な
OA機器の分野においては、実用的見地からこの効果は顕
著である。

【図面の簡単な説明】

第１図は本発明に係る一実施例を示すブロック図、第２
図は公知例を示すブロック図、第３図および第４図は本
発明に係る他の実施例を示すブロック図である。 １〜３……ランダム・アクセス・メモリ ４〜６……入力バッファ ７〜９……出力バッファ 10……アドレス・カウンタ 11……カウンタ、12……デコーダ 13,14……セレクタ、15,16……カウンタ 17〜25……１ビット・シフト・レジスタ 26……局所演算回路、27……レジスタ 201……入力端子、202……出力端子 203〜205……初期値設定端子 31,32……シフトレジスタ 33〜41……１ビット・シフト・レジスタ 42……局所演算回路、43……レジスタ 301……入力端子、302……出力端子 51……局所演算回路（Ｉ） 52……局所演算回路（II） 53……局所演算回路（III） 54〜56……レジスタ 401〜403……出力端子 61……デマルチプレクサ、 62……マルチプレクサ、63……カウンタ 64〜66……局所演算回路 67……レジスタ 501……初期値設定端子 502……出力端子

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−77965（ＪＰ，Ａ) 特公 平７−107706（ＪＰ，Ｂ２)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】直列に入力される画素データのうち複数走
   査線にまたがる局所領域の画素データを、走査線ごとに
   保持する複数の局所領域データ保持手段と、該局所領域
   データ保持手段の各々により保持された局所領域の画素
   データについて演算を施す演算手段とを備えた画像処理
   装置において、 各々１走査線分の画素データを蓄積し、書込みと読出し
   とを排他的に実現する複数のバッファと、 該複数のバッファのアドレスを前記画素データの入力に
   同期して更新するアドレス更新手段と、 前記複数のバッファの１つを順次切換え選択して前記入
   力画素データを１走査線分ずつ書込むバッファ書込み手
   段と、 前記書込み用バッファとして選択されたバッファ以外の
   バッファを同時に選択して、順次、１走査線分ずつ遅延
   した画素データを、入力された画素データにおける走査
   線の順序と、複数の局所領域データ保持手段にて記憶さ
   れる画素データにおける走査線の順序とが同一となるよ
   うに、前記複数の局所領域データ保持手段に与えるバッ
   ファ読出し制御手段とを備えたことを特徴とする画像処
   理装置。
2. 【請求項２】直列に入力される画素データのうちＭ行Ｎ
   列の局所領域の画素データを、走査線ごとに保持する複
   数の局所領域データ保持手段と、前記局所領域データ保
   持手段の各々により保持された局所領域の画素データに
   ついて演算を施す演算手段とを備えた画像処理装置にお
   いて、 各々１走査線分の画素データを蓄積し、書込みと読出し
   とを排他的に実現するＭ個のバッファと、 前記画素データの入力に同期して前記Ｍ個のバッファの
   アドレスを更新するアドレス更新手段と、 前記Ｍ個のバッファの１個を書込み用バッファとして順
   次選択する書込み用バッファ選択手段と、 該選択された１個以外の（Ｍ−１）個のバッファを読出
   し用バッファとしてそれぞれ書込みの新しい順に前記第
   ２行から第Ｍ行に割当て、かつ、読出し用バッファとし
   て割り当てられたバッファから、順次、１走査線分ずつ
   遅延した画素データを、入力された画素データにおける
   走査線の順序と、複数の局所領域データ保持手段にて記
   憶される画素データにおける走査線の順序とが同一とな
   るように、前記複数の局所領域データ保持手段に与える
   読出し用バッファ制御手段とを備えたことを特徴とする
   画像処理装置。
3. 【請求項３】前記バッファとしてダイナミックランダム
   アクセスメモリ（DRAM）を利用することを特徴とする請
   求項１または２に記載の画像処理装置。
4. 【請求項４】前記バッファとしてスタティックランダム
   アクセスメモリ（SRAM）を利用することを特徴とする請
   求項１または２に記載の画像処理装置。
5. 【請求項５】直列に入力される画素データのうちＭ行Ｎ
   列の局所領域の画素データを、走査線ごとに保持する複
   数の局所領域データ保持手段の前段に配置され、該局所
   データ保持手段の第２行から第Ｍ行へ入力すべき画素デ
   ータを発生する画像処理装置用バッファリング装置であ
   って、 各々１走査線分の画素データを蓄積し、書込みと読出し
   とを排他的に実現するＭ個のバッファと、 前記画素データの入力に同期して前記Ｍ個のバッファの
   アドレスを更新するアドレス更新手段と、 前記Ｍ個のバッファの１個を書込み用バッファとして順
   次選択する書込み用バッファ選択手段と、 該選択された１個以外の（Ｍ−１）個のバッファを読出
   し用バッファとしてそれぞれ書込みの新しい順に前記第
   ２行から第Ｍ行に割当て、かつ、読出し用バッファとし
   て割り当てられたバッファから、順次、１走査線分ずつ
   遅延した画素データを、入力された画素データにおける
   走査線の順序と、複数の局所領域データ保持手段にて記
   憶される画素データにおける走査線の順序とが同一とな
   るように、前記複数の局所領域データ保持手段に与える
   読出し用バッファ制御手段とを備えたことを特徴とする
   画像処理装置用バッファリング装置。