JPH01255978A - 逐次型局所並列処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、配列データを処理する装置に係り。

高速処理が可能な局所処理装置に関する。

〔従来の技術〕

局所処理装置の最も基本的な構成方式の１つとして、ｍ
×ｎの局所処理を行なう場合、配列データからｍ　Ｘ　
ｎ号の要素を部分抽出するための（（ｍ−１，）行＋ｎ
〕要素分のシフト・レジスタと、ｍ　ｘ　ｎ個の要素に
対して演算等の処理を行なう処理部から構成する方式が
ある。

この方式の処理速度の向上方法のうち、容易しこ考えら
れる方法として、配列データを、上下方向（副走査方向
）に分割し、分割された複数の配列データ、各々に対し
て、複数の処理装置で並列処理を行なう方法がある。

また、例えば特開昭５５−６６９９号公報に記載されて
いるように、配列データを左右方向（走査方向）に分割
して並列処理を行なう方法もある。

上記の３つの方法は、配列データに対して、逐次型で局
所処理を行なう方法であるが、他の方法として、例えば
米国特許第３１０６６９８号に開示されているように、
局所処理プロセッサを並列の配列体形態で構成する方法
も知られている。

〔発明が解決しようとする課題〕

然るに、上述した従来方式によれば、配列データは上下
（副走査）方向や左右（主走査）方向に分割して処理さ
れるため、入力や出力の際に、配列本来の連続性がそこ
なわれてしまうという問題があった。

例えば、ＦＡＸ等の通信系で画像データを転送する場合
、配列としての画像データは、１行ずつ連続的に受信さ
れ、局所処理（復号化）されるか、逆に、１行ずつ局所
処理（符号化）された後、同様に、連続的に送信されな
ければならない。このような場合、従来方式に示された
分割並列処理は適用することができない。

また、メモリ上に配列データを記憶した後に処理するシ
ステムでは、通常、配列データは１行ずつ連続的にメモ
リに記憶される。この場合においても、分割並列処理を
行なうこと、メモリ・アクセス時のアドレスが不連続と
なり、連続アドレス・アクセスを行なう場合に比べて、
多くの処理時間を要する。

この問題は、ディスクやＭＴなど、完全なランダム・ア
クセスのできない記憶装置を用いる場合、さらに顕著と
なる。処理結果の配列データを再構成する場合も、同様
である。また、処理時間についてだけでなく、装置の全
体構成としても、データを分割して入力し、並列に処理
された後、不連続な各々の結果を再構成しなければなら
ないため、複雑な構成になる。

一方、並列型の方法による場合には、処理速度は非常に
速いが、構成する際のハードウェア量が非常に大きく、
また、配列データの全要素に対して同時にアクセスする
必要があるため、これを実現するメモリ等の配列データ
を記憶する装置も特別な構成が必要となる。

本発明の目的は、配列データを分割することなく、複数
の処理部で並列に局所処理を実行可能にすることにより
、配列本来の連続性を失なうことなく高速な処理を実現
することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明では、データ・セレ
クタと処理部からなるｍ×ｎ要素の局所処理を実行する
ための複数、例えばに個の処理モジュールに対して、配
列データの連続する要素をｍ行分入力するとともに、各
モジュールが処理すべきｍ×ｎ要素が、行方向でどのア
ドレスに対応するかを示すためのアドレス信号を発生さ
せ、データ・セレクタでｍ　ｘ　ｎ要素を選択し、処理
部に入力するように構成したことを特徴とする。

〔作用〕

上記構成により、本発明によれば、Ｋ個の各処理モジュ
ールには、処理す入きｍ×ｎ要素の連続するに組を、処
理順に正しく入力することができる。そのため、各処理
モジュールから得られるに個の処理結果は、従来の１つ
の処理モジュールで順次に処理して得られる結果と同一
の順序性を有することになる。

〔実施例〕

以下、本発明の１実施例を図面を参照して説明する６ 第１図は、Ｋ個の処理モジュール１．０−１．　。

１０−２．−１０−Ｋを用い、ｍ　Ｘ　ｎ要素の局所処
理を行なう際の実施例である。各処理モジュール１０−
　ｉ　（ｉ　＝　１　、２　、−　ｋ　）は、（ｍ×ｎ
）要素のデータに対して処理を実行する局所処理部１１
−１と、ｍ行分のデータからｍ×ｎ要素を選択するセレ
クタ１２−１、から成る。

各処理モジュール１０−１へのデータは、〔ｐ行×ｑ列
〕の配列データ２０より、データ入力制御部３０が〔ｍ
行×Ω要素〕のデータを選択し供給する。この場合、ａ
の値は、処理すべき［ｍ×ｎ］要素の連続したに組が含
まれるに十分大きな値とする。このようにして供給され
た〔ｍｘＱ〕要素のデータに対して、各処理モジュール
は、アドレス・レジスタ１３−５の値に従って、（ｍ×
ｎ〕要素のデータを選択し、処理を行なう。

アドレス・シフト・テーブル１５には、次に処理される
（ｍ　Ｘ　ｎ　）要素の組が、配列データ２０上で、何
要素分ずれているというシフト量を記憶しているテーブ
ルであり、クロックに同期してｆｆ１Ｊ］作するカウン
タ１６の値に従い、連続するに個のシフト量を出力する
。このシフト量により、加算部１４−１を用いて、アド
レス・レジスタ１３−ｉの値を更新しながら処理を行な
う。

以下、動作をより具体的に示すため、１行の長さが１６
要素の配列データに対して、２×２要素の局所処理を行
なう場合について説明する。

第２図（Ａ）〜（Ｃ）は、１つの処理モジュールで処理
を行なう場合のデータの変化を示している。時間ステッ
プＯでは図（Ａ）に示す如く、配列データ１２０のうち
、アドレス・レジスタ１１３の値“０”に従って、セレ
クタ１１２により選択された要素ｒＯＪ　、ｒｌＪ　、
ｒｌ−６Ｊ　、ｒ１７Ｊが帰所処理１１１に入力され、
処理が実行される。

配列データ１２０の中、実線の枠で囲んだ要素が処理対
象要素である。

次に、クロックが１１んだ時間ステップ１では、図（Ｂ
）に示す如く、アドレス・レジスタ１１３の内容が、ア
ドレス・シフトテーブル１１５の出力に従い、加算部１
１４で加算、更新され、ｉｔ　１　ｔｐとなるため、要
素ｒｌ」、ｒ２Ｊ　、ｒ１７Ｊ　。

「１８」が処理される。

時間ステップ２では、図（Ｃ）に示す如く、アドレス・
レジスタ１１３の値がｉｔ　２　ｎだけ加算。

更新されて“３″となり、要素ｒ３」、ｒ４」。

ｒｌ９」、ｒ２０」が処理される。

ここで、わかるように、２×２の処理対象要素の移動量
は、シフト・レジスタを用いる場合は、１クロツクにつ
き１要索であるが、本方式では、アドレス・シフト・テ
ーブルにより、任意に制御可能である。

以上の動作が繰り返され、配列データに対して（２Ｘ　
２）要素の局所処理が行なわれる。この場合の処理速度
は、１時間ステップに対して１局所処理１回である。

第３図（Ａ）、（Ｂ）は、２つのモジュールを用いる場
合の１実施例を示す。時間ステップ０では１図（Ａ）の
如く、配列データ２２０のうち、要素ｒＯＪ　、ｒｌＪ
　、ｒ１６Ｊ　、ｒ１７Ｊと要素ｒｌＪ　、ｒ２Ｊ　、
ｒ１７Ｊ　、ｒ１８Ｊが、それぞれ第１．第２の処理部
２１１−１と２１１−２に入力され、処理される。

次に１時間ステップ１では図（Ｂ）に示す如く、アドレ
ス・レジスタ２１３−１と２１３−２が、アドレス・シ
フト・テーブル２１５の内容に従い更新され、要素ｒ３
」、ｒ４４　、ｒｌ９」。

「２０」と要素ｒ４」、ｒ５」、ｒ２Ｑ」。

「２１」が選択され、処理される。

以上のことかられかるように、２つの処理モジュールを
用いる場合でも、１つの処理モジュールを用いる場合と
同じ順序で配列データに対する処理が行なわれ、同じ順
で結果が得られる。この場合の処理速度は、１時間ステ
ップに対して、局所処理２回である。３つ以上の処理モ
ジュール、例えばに個を用いる場合も、第１図に示した
ように構成することができ、処理速度はモジュールの数
に比例してに倍になる。

本実施例では、（２Ｘ　２）の局所処理を行なう場合に
ついて詳細に説明したが、（ｍ×ｎ）の局所処理を行な
う場合についても、第１図に示したのと同様に実施する
ことができる。また１本実施例中の処理部は、演算回路
や変換テーブルを用いることにより実現することができ
、入力データ制御部は、ＤＭＡ　（Ｄｉｒｅｃｔ　Ｍｅ
ｍｏｒｙ　Ａｃｃｅｓｓ）制御部子データ・ダブル・バ
ッファ等種々の構成を採用できる。

次に第４図〜第６図を用いて１本発明を画像データの拡
大、縮小処理装置に適用した例について説明する。

第４図は、拡大、縮小処理の原理を説明するための図で
ある。Ｐ（ｉ、ｊ）は処理前の画素、Ｑ（ｉ、ｊ）は処
理後の画素を示す。ディジタル画像における拡大・縮小
とは、ある格子間隔で標本化されている画像データを新
たな格子間隔で再標本化することにより１画素数を増減
して新たな画素の集合に変換する処理である。第４図に
おいて、縦方向の倍率はＡ　／　ａ、横方向の倍率はＢ
／ｂである。

ここで、再標本°化に際して、変換前の画素の値から変
換後の画素の値を求める処理を「補間」という。この補
間の方法には、Ｎｅａｒｅｓｔ　Ｎｅｉｇｈｂｏｒ法、
Ｂ１１１ｎｅａｒ法等、さまざまな方法があるが、変換
後の画素を囲む変換前の値と距離を用いて、一般的に表
わすことができ、周囲４画素を用いる場合には、第５図
において、 Ｑ（ｉ＋ｊ）＝ｆ　（Ｐ（ｘｔ＋ｙＪ＋Ｐ（ｘｔ＋ｔｒ
ｙｒ）＋Ｐ（ｘｉｙｙａ＋ｔ）＋Ｐ（ｘ五手工、　、Ｙ
Ｊ＋１）　　ｒ　　ΔＸ・　Δｙンとなる。

第６図は１周囲４画素を用いる補間により、２値画像の
拡大・縮小を行なう装置の構成図であるにの例での並列
度は「２」である。

データ人力制御部３２０は、入力画像データ３１０の第
１行のデータを、データ・バスを介して順次読み出し、
ライン・メモリ３３０に格納する０次に、第２行の先頭
の１ワード（ｒビット）のデータを読み出し、データ・
バッファ３５０に格納する。このとき、第１行の対応す
る位置、即ち、先頭の１ワードのデータをライン・メモ
リから読み出し、データ・バッファ３４０に格納すると
共に、メモリから読み出した第２行のデータで書き換え
る。これを、繰り返すことにより、２つのデータ・バッ
ファ３４０と３５０に、連続する２つの行の対応する位
置のデータが常に格納される。このデータより、本発明
の方法を用いて、アドレス・シフト・テーブル４４０と
、セレクタ制御部４３０で、補間処理に必要な［２Ｘ　
２］要素の連続する２つの組を選択し、補間処理部３６
０゜３７０に入力する。また、補間に必要な変換後の画
素と変換前の画素の位置を表わす情報、第５図における
ΔＸ、ΔｙをΔＸテーブル４６０、Δｙ子テーブル２０
、補間アドレス制御部４５０．ラスタ制御部４１０より
発生させ、補間処理部３６０と３７０に入力する。補間
処理部３６０，３７０では、成る指定された補間法によ
り補間を行ない、結果を出力する。得られた結果は、前
述したように互いに連続する出力画素であり、これを順
番に出力用のデータ・バッファ３８０に格納してゆく。

データ出力制御部は、出力データが１ｒ′７一ド分得ら
れる毎に、デンタバスを介してメモリに書き込み、出力
画像データ４００を構成する。

以上説明した例では、データ・バッファはシングル・バ
ッファとしたが、ダブル・バッファ等の構成にすること
も可能である。補間処理部は演算回路、変換テーブル等
により構成することができる。また、並列度を３以上に
することも第１図で示した方法により可能である。

〔発明の効果〕

以上の説明から明らかな如く、本発明によれば、複数（
Ｋ個）の処理モジュールを用いることにより、１つの処
理モジュールの場合のに倍の処理速度を実現することが
でき、配列データに対する処理形態は逐次型であり、複
数モジュールを用いる場合も、配列データを分割するこ
となく、処理することができる。このため、処理対象の
配列データの入力、結果の出力は、配列の順序であり、
メモリ等の記憶装置のアクセスを効率よく行なうことが
できる。

【図面の簡単な説明】

第１図は１本発明による処理装置の１実施例を示すシス
テム構成図、第２図（Ａ）〜（Ｃ）は１つの処理モジュ
ールの動作についての説明図、第３図（Ａ）、（Ｂ）は
、２つのモジュールからなる処理システムの動作説明図
、第４図と第５図は、画像の拡大縮小処理の説明のため
の図、第６図は本発明を適用した画像の拡大縮小処理シ
ステムの構成図である。 １０−１〜１０−に、１１０，２１０−１．．２１０−
２・・・処理モジュール、１１−１〜１１−ｋ。 １１１．２１１−１，２１１−２・・・局所処理部、１
２−１〜１２−に、１１２，２１２−１，２１２−２・
・・セレクタ、１３−１〜１３−に、１１３゜２１３−
１，２１３−２・・・アドレス・レジスタ。 １４−１〜１４−に、１１４，２１４−１，２１４−２
・・・加算部、１５，１１５，２１５・・・アドレス・
シフト・テーブル、１６，１１６，２１６・・・カウン
タ、２０，１２０，２２０・・・配列データ。 ３０．１３０，２３０・・・データ入力制御部、３１０
・・・入力画像データ、３２０・・・データ入力制御部
。 ３３０・・・ライン・メモリ、３４０，３５０・・・デ
ータ・バッファ、３６０，３７０・・・補間処理部、３
８０・・・出力データ・バッファ、３９０・・・データ
出力制御部、４００・・・出力画像データ、４１０・・
・ラスタ制御部、４２０・・・Δｙ子テーブル４３０・
・・セレクタ制御部、４４０・・・アドレス・シフト・
テーブル、４５０・・・補間アドレス制御部、４６０・
・・好　２　図 第　３　図 躬　＋　図 躬　５　閉 Ｉ　　　　Ａγ　　　　　１

Claims (1)

【特許請求の範囲】
1. １、配列データに対して、ｍ×ｎ（ｍ、ｎは自然数）要
   素の局所処理を行なう装置において、配列データからｍ
   ×ｎ要素を部分抽出するための、ｌ（ｌ＞ｎ、ｌは自然
   数）要素からＮ要素を選択するｍ個のセレクタと、ｍ×
   ｎ要素に対する処理部より成り、１回の処理でｍ×ｎ要
   素の処理を行なう処理手段を複数設け、上記処理手段に
   対して、それぞれｍ×ｎ要素からなる互いに連続するＫ
   組を選択して供給する手段を設けたことを特徴とする逐
   次型局所並列処理装置。