JPS6116369A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、Ｘ線や超音波を用いた診断装置や。

リモートセンシングあるいはロボットの視覚システムな
どにおける高速の画像処理装置に関する。

〔従来の技術〕

大量の画像データを高速で処理するための画像処理装置
は、大別すると次の４つの形式に分けられる。

■　完全並列形 ■　パイプライン形 ■　局所並列形 ■　マルチプロセッサ形 ■の完全並列形は、２次元平面上の各画素のデータを２
次元的に対応させて配置した処理エレメント群で全画素
を同時に処理するものである。

第２図は２５６Ｘ２５６画素から成る画像を処理する完
全並列形の画像処理装置を模式的に示したもので、米国
ＮＡＳＡのＭＰＰなどが代表的なものである。図におい
て、１は画像データ、２は処理エレメント群を示す。こ
の方式では超高速処理が可能であるが２画素数分だけの
処理エレメント（２５６×２５６の場合は約６万５千個
）を用意する必要がある。このため装置が大規模となり
。

実装上の問題や信頼性の問題が生し、また一度に処理で
きる画像のサイズがこのニレメン１−故によって制限さ
れてしまう欠点がある。この他、全画面同時に処理され
るため、特定の部分だけを処理する目的には、その能力
を十分に発揮し得ないことや、完全並列の特性が生かせ
ないアルゴリズムも少なくないこと、また、データの入
出力などが処理に比べ相対的に時間がかかるなどの問題
がある。

■のパイプライン形は、縦続接続した複数の演算モジュ
ールに時系列の画像データを連続して送り込み、複数の
処理を各データに施した結果を次々に得るようにしたも
のである。米国のミシガン環境研究所で開発されたＣＹ
ＴＯＣＯＭＰＵＴＥＲはその代表的なものである。この
方式は画像データが１次元に分解され、テレビ走査と同
しようにしてシリアルに人力されるもので、比較的容易
に高いスループットが得られるため、実時間処理に向い
ているが、欠点としては、データ経路が固定されている
ため融通性を欠き、定形的な処理しかできないことが挙
げられる。

■の局所並列形は２画面のサイズよりも小さい一定の大
きさの領域の画素の処理について並列処理する演算モジ
ュールを用意して１点演算や近傍演算など局所を参照し
ながら行う処理を並列化により高速実行し、この局所処
理を全画面に対し逐次的に走査するようにしたもので２
例えば第３図のように、演算に必要な３×３近傍のデー
タを並列にアクセスして演算を施すことなどを可能にし
たものである。第３図において、３は原画像データ、４
は演算モジュール、５は結果画像データを示す。この方
式は、完全並列形によるものに比べ。

コストパフォーマンスの点で優れているが、処理の高速
性では劣っている。またよく使われる機能は専用ハード
ウェア化しているが、その機能の組合わせによる処理て
ないと高速化できないという欠点がある。

■のマルチプロセッサ形は、複数の演算モジューノυを
処理内容に応して接続し、並列処理を行おうとするもの
であり、柔軟性を持ち、高し−、ルの処理へ適用する場
合に向いているが、一方データの流れを制御し各演算モ
ジュールを効率よく並列動作させるためのソフトウェア
に難しさがあることに問題がある。

〔問題点を解決するための手段〕

本発明による画像処理装置は、上で述べた■の完全並列
形と■の局所並列形の中間に位置するもので９画面の逐
次走査を行う際の局所的画像データのメモリアクセスを
効率化してそれらの欠点を補い、高速の画像処理を高い
コストパフォーマンスで実現しようとするものである。

具体的には次のような特徴がある。

ｉ）全画面を分割して処理を行うため完全並列形のよう
に画素数と同じ数の処理エレメントは必要なり、シかも
一度に並列処理する部分の大きさは目的に応して設定で
き、処理エレメント数を大きくするほど高速な処理が可
１１ヒになる。

ｉｉ　）特定の部分だけを処理する場合や完全並列性が
生かせないアルゴリズムの処理などで、完全並列形の場
合のような無駄が生しない。

１１１）局所並列形の場合のように特定の機能を専用ハ
ードウェア化した方式でないため処理に柔軟性がある。

ｉｖ）画像の人出力が高速にできるため実時間処理や対
話形の処理に有効である。

〔実施例〕

以下に本発明の詳細を実施例にしたがって説明する。

第４図は２本発明による画像処理装置の概念図である。

図において１１ばｒｎ　ｘ　ｎ個（図示の例では４Ｘ４
個）の処理エレメント（Ｐ　Ｅ）からなるＰＥ群、１２
ば画像平面、１３は画像平面上の任意の位置から取り出
される連続したｍ×ｎ個の画像データである。

これによりｍ×ｎ個の単位で並列に処理できることにな
るため、Ｍ×Ｎ画素から成る画像データ１回のメモリア
クセスで上で述べたｍ×ｎケの画像データを画像平面上
の任意の位置から取り出すためのハードウェア構成を次
に説明する。

基本的な構成としてＰＥ群の数（ｍ×ｎ個）と同数のメ
モリ素子を用い、その間をｍ　ｘ　ｎ本のハスで接続し
て、ｍ×ｎ個の画素の画像データを同時的にアクセス可
能にする。これによりＰＥ−メモリ間のデータ転送速度
を最大限にとることができる。さらにアクセス可能クを
アライン処理するため、ＰＥ−メモリ間に２次元バレル
シフタと呼ぶ双方向性のスイッチングネットワークを設
ける。

またｍ、ｎのバウンダリを越えるメモリアクセスのため
に、各メモリ素子に異なったアドレスを与えるハードウ
ェアを用意する。これによって画像、平面上の任意の位
置から連続したｍ×ｎ個の画像データを取り出すことが
可能になる。

第５図は２本発明の１実施例装置の全体構成図である。

図において、１４はホスト計算機、１５はプログラムメ
モリを含む市制御回路、１６はｍ×ｎのアレイ状のＰＥ
群、１７はパラレルカウンタ。

１８はパンツアメモリ、１９はＸ方向のバレルシフタ、
２０はＸ方向のバレルシフタ、２１は画像メモリ、２２
はＡ／Ｄ変換器、２３はシフトレジスタ、２４はＤ／Ａ
変換器、２５はマルチプレクサ／デマルチプレクサ−を
示している。

次に概略的な動作機能を説明する。まずホスト計算ｍ１
４は、実行すべきプログラムを制御回路１５のプログラ
ムメモリにロードする。制御回路１５は、このロードさ
れたプログラムにしたがってａ乃至ｇで示す制御信号を
出力し、ＰＥ群１６と画像メモリ２１との間で画像デー
タの転送を行いながら高速での画像処理を行わせる。

ＰＥ群１６については、特定のＰＥをマスクして動作さ
せる機能と、動作中の全てのＰＥの出力の論理和を求め
て条件分岐用の信号を生成する機能とが設けられている
。

パラレルカウンタ１７は２面積やヒストグラムを求める
処理を高速化するために使用される。

パンツアメモリ１８は、マツチング用のパターンやマス
ク用のパターンなどを保持するために使用される。

バレルシフタ１９．２０は９画像メチリ２１の同時アク
セスされるアドレスにしたがって、すなわち画面（画像
平面）上での局所的アクセス領域とｘ、　　Ｘ方向にお
りる各ｍ、ｎのバウンダリとの相対位置とに応じて、そ
れぞれ画像データにＸ方向あるいはＸ方向への所定量の
回転シフトを与える。

Ａ／Ｄ変換器２２はテレビカメラからのアナログビデオ
信号（階調信号）をデジタル信号に変換する。

シフトレジスタ２３は、テレビカメラやＣＲＴディスプ
レイと画像メモリとの間にあって１ライン分のデジタル
信号を保持するバッファであり。

直列／並列変換機能も果たす。

Ｄ／Ａ変換器２４はデジタル信号をもとのアナログビデ
オ信号に逆変換してＣＲＴディスプレイへ転送する。

マルチプレクサ／デマルチプレクサ２５は、ホスト計算
機１４との間でデータの転送を行う場合に、１回で転送
できるデータの量が両側で異なるので、これを調整する
ためのインターフェイス回路である。

次に仮想的（論理的）な画像平面における画像データを
、物理的な画像メモリヘマノピングする方法とメモリア
クセス法とを示し、２次元バレルシフタの動作を具体的
に説明する。

第６図に、Ｍ×Ｎの画像平面り層分のデータを。

実際の物理メモリ中にマツピングする方法を示しである
。すなわちＭ×Ｎ画素り層のデータ２６をｍ×ｎ画素り
層分の側平面２７に区切り、各側平面をｍ　ｘ　ｎ個の
メモリ素子からなる物理メモリ２８の物理アドレスとし
て積み重ねた形になっている。なお３図において各メモ
リ素子は、ＬＸ−Ｘ一のアドレスをもち、物理メモリ２
８を縦にｍ×ｎ分割した細い柱状体の１つとなっていて
、独立してアクセス可能にされている。

ところで２図の下部に２９で示すように、副平面のバウ
ンダリ　（境界）にまたがったｍ×ｎの大きさのデータ
（ＡＢＣＤ）をアクセスする場合。

その左上の画素の画像平面上のアドレス（仮想ア小数点
以下を切り捨てた値とし＋　　Ｘ　ｍｏｄ　　ｍを余り
とすると、Ａのデータは次のメモリアドレスをアクセス
すれば得られることになる。

他方、Ｂ、Ｃ，Ｄのデータは、上のアドレスにそれぞれ
次の定数を加えたメモリアドレスから得られる。

Ｂの場合　　Ｌ　　　　　　　□　（２１Ｃの場合　　
Ｌ　−−＋３１ このようにしてメモリの４つのアドレスから取り出され
たデータは、第１図の下部に３０で示すような、ばらば
らの配列状態で得られる。これを２次元的にシフトする
ことにより元の正しい配列に戻す必要があり、このため
に２次元のバレルシフタが用いられる。この場合のシフ
ト量は次のようになる。

Ｘ方向：ｘｍｏｄｍ　　　　　　　　　　　（５１ｙ方
向：ｙｍｏｄ　　ｎ　　　　　　　　　　　（６１以上
のようにして、処理しようとする部分画像の左上の画素
の仮想アドレス（ｘ、ｙ）とｒから。

各メモリのアドレスおよびシフト量が求まることになる
。各メモリ素子のアドレスは、第６図と第１図にそれぞ
れ２９と３０で示すように、　　Ｘ　ｍｏｄｍ、ｙｍａ
ｄｎで分割した４つの部分で異なっているが、これらは
、上の＋１＋乃至（４）式に従って。

ハードウェアにより容易に作ることができる。

第１図は２次元のバレルシフタの説明図であり。

３０は物理メモリ内の同時アクセスされたメモリデータ
配列、３１および３２ばそれぞれＸ方向。

Ｘ方向の一次元ハレルシフタ３３３はＰＥ群を示す。

２次元のバレルシフタは、第１図に示すように。

Ｘ方向の一次元ハレルシフタ３１とＸ方向の一次元バレ
ルシフク３２とを直交結合して構成され。

それぞれｘ　ｍｏｄ　　ｍ、　　ｙ　ｍｏｄ　　ｎの回
転シフトを行わせることにより、メモリデータ配列３０
を。

ＰＥ群３３中に図示されているように９元の正しいデー
タ配列に整列（アライン）させることができる。

第７図は、ＭＯＳ）ランジスクを用いた４ビツトの１次
元バレルシフタの回路構成例を示したもので、ＩＮＯ，
ＩＮｌ、ＩＮ２．ｒＮ３に入力された４ビツトデータは
、　５ｈｉｆｔ　Ｏ、５ｈｉｆｔ　１　。

５ｈｉｆｔ　２　、５ｈｉｆｔ　３に与える制御信号に
したがってＭＯＳトランジスタで構成される双方向スイ
／チングネソトワークにより必要量だけ回転シフトされ
、０ＵＴＯ，○ＵＴＩ、０ＵＴ２．０ＵＴ３へ出力され
る。第８図はそのシフト動作を図示したものである。な
お、第１図に示した例では、第７図の一次元バレルシフ
タをＸ方向、Ｘ方向それぞれに４個ずつ使用している。

一般に、・画像平面を濃淡画像の各ビットに対応させる
ことが多いが、このような場合、第９図に入出力アクセ
スデータ３４として示すように、各画像平面（Ｌ層）の
データを同時に読み出すことや書き込むことが要求され
る。これを画像処理の場合のメモリアクセス法を両立さ
せるために、第１０図に示すようなメモリマツピングを
工夫する。

すなわち層の数りとｎの数を等しくし、ρ層目のデータ
はＸ方向にｌだけ回転ンフｌ−した位置のメモリに入れ
てお＆Ｊば同一・の仮想アドレスの各層のデータは異な
ったメモリ素子にマツピングされることになり、同時に
読み出すことができる。このマツピング法はＳｋｅ＋ｖ
ｅｄ　ｍａｐｐＩＪＩＢと呼ばれる方法の応用である。

このよフなｌだけ回転シフトしてマツピングされていた
データは、Ｘ方向のバレルシフタによってβだけ逆方向
に回転させてやれば元のデータの並びにそろえることが
できる。このようにした場合、メモリアドレスやバレル
シフタのシフト量は（１１〜（６）式の一部を以下のよ
うに変更すればよい。

処理時： Ｘ方向のシフト（ｙ＋β）　ｍａｄ　ｎ　　　（・−＋
６１式）（Ｐ、　−ｙ）　ｍｏｄ　ｎ　（（−（１１式
）なお第１０図において、Ｐｙはメモリ配列のＸ方向の
列の番号であり、Ｌとｎは等しい。また０は処理時にア
クセスされるデータ、そしてＩｎは表示時にアクセスさ
れるデータを表している。

本発明による画像処理装置は、比較的低レベルの処理を
大量の画像データに施す目的に特に通しており、ホスト
計算機は、その処理結果を用いてさらに高レベルの記号
処理を行う。次に処理の具体例を示す。

１６　Ｘ　１６の２５６個のＰＥアレイを用いて２５６
　Ｘ２５６の画素からなる画像の処理を行うものとする
。ラプラシアンオペレータを用いて２値画像の境界の検
出を行う場合について考えると、Ａをある画素の値とし
、への上下左右の画素の値をそれぞれＵＡ、ｄＡ、ｆｆ
Ａ、ｒΔとして２次式の一輪理演算（ｕＡ→−ｄ　Ａ　
十ｊ！　Ａ　十ｒ　Ａ　）　Ａで求めた値を画素にもつ
画像を作成すれば、境界の像が得られる。ごれば、上下
左右に１つずつシフトした画像をアクセスしてそれらの
論理和を求め、これとシフトしない画素の値を反転した
もの（Ａ）との論理和を求めればよ＜、１６ｘ１６の２
５６画素分の処理を同時に行うことができる。これを画
面上で２５６回移動しなから繰り返し適用すれば、全画
面の処理を終了し、境界の像が得られる。

なお、ＰＥにビットシリアル演算の機能をもたせれば　
ｐ９淡画像の処理を行うことも可能である。

完全並列形の画像処理装置のために考えられている各種
の画像処理のフルゴリスムが通用できる。

〔発明の効果〕

一般に信号レー・ルの画像処理では、比較的単純な処理
を大量のデータに操り返し適用する場合が多く、このた
め並列処理が適用できる可能性も大きい。しかし、メモ
リ中の大量の画像データを取り出して、処理に適した形
に配列さゼることが大きな問題となる。本発明によれば
２画像のデータ構造に適したメモリアクセス方式が実現
され２画像の２次元並列処理の可能性を最大限に生かす
ことができるので、柔軟性のある実時間の画像処理が可
能となる。

【図面の簡単な説明】

第１図は本発明実施例における２次元のバレルシフタの
説明図、第２図は従来の完全並列形画像処理装置の説明
図、第３図は従来の局所並列形画像処理装置の説明図、
第４図は従来のマルチプロセッサ形画像処理装置の説明
図、第５図は本発明の１実施例装置の構成図５第６図は
本実施例におけるメモリマツピング方法の説明図、第７
図は１次元のバレルシフタの１例の回路図、第８図は１
次元のバレルシフタの動作説明図、第９図は濃淡画像デ
ータの入出力アクセスの説明図、第１０図は濃淡画像デ
ータのアクセス時のメモリマツピング方法の説明図であ
る。 図中、３０は同時アクセスされたメモリデータ配列、３
１はＸ方向の１次元ハレルンフタ、３２はＸ方向の１次
元バレルシフタ、３３はＰＥ群を示す。 １１Ｖ１　０１２３　　　　０１２３　　　０１２３　
　　０＋２３（ｌＵＴＯ１２３０１２３０１２３０１２
３３に：ｆｔａ−Ｉ　　　　　　　５ｋｉｆｔ　ｌ＝Ｉ
　　　　　５ｈｉｆｔ　２＝Ｉ　　　　　　　５ｋｉｆ
ｔ３＝１才δ口 ’１−’ｌ　　凹 才ＩＱ　Ｉｆｆｉ

Claims (1)

【特許請求の範囲】
1. Ｍ、Ｎ、ｍ、ｎをＭ＞ｍ、Ｎ＞ｎなる整数とし、Ｌを他
   の整数として、Ｍ×Ｎの画素からなる画像平面のＬ層を
   ｍ×ｎの副画像平面のＬ層で分割して積み上げ、Ｌ×Ｍ
   ×Ｎ／ｍ×ｎのアドレスをもつｍ×ｎ個のメモリ素子で
   構成した物理メモリと、ｍ×ｎ個の処理エレメントで構
   成した処理エレメントアレイと、上記物理メモリと処理
   エレメントアレイとの間に設けられた２次元バレルシフ
   タとをそなえ、該２次元バレルシフタは、ｍビットの１
   次元バレルシフタをｎ個並列に配置したものと、ｎビッ
   トの１次元バレルシフタをｍ個並列に配置したものとを
   交差させて縦続結合したものであることを特徴とする画
   像処理装置。