JPS6116369A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPS6116369A JPS6116369A JP59137779A JP13777984A JPS6116369A JP S6116369 A JPS6116369 A JP S6116369A JP 59137779 A JP59137779 A JP 59137779A JP 13777984 A JP13777984 A JP 13777984A JP S6116369 A JPS6116369 A JP S6116369A
- Authority
- JP
- Japan
- Prior art keywords
- processing
- memory
- data
- image
- dimensional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Multi Processors (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、X線や超音波を用いた診断装置や。
リモートセンシングあるいはロボットの視覚システムな
どにおける高速の画像処理装置に関する。
どにおける高速の画像処理装置に関する。
大量の画像データを高速で処理するための画像処理装置
は、大別すると次の4つの形式に分けられる。
は、大別すると次の4つの形式に分けられる。
■ 完全並列形
■ パイプライン形
■ 局所並列形
■ マルチプロセッサ形
■の完全並列形は、2次元平面上の各画素のデータを2
次元的に対応させて配置した処理エレメント群で全画素
を同時に処理するものである。
次元的に対応させて配置した処理エレメント群で全画素
を同時に処理するものである。
第2図は256X256画素から成る画像を処理する完
全並列形の画像処理装置を模式的に示したもので、米国
NASAのMPPなどが代表的なものである。図におい
て、1は画像データ、2は処理エレメント群を示す。こ
の方式では超高速処理が可能であるが2画素数分だけの
処理エレメント(256×256の場合は約6万5千個
)を用意する必要がある。このため装置が大規模となり
。
全並列形の画像処理装置を模式的に示したもので、米国
NASAのMPPなどが代表的なものである。図におい
て、1は画像データ、2は処理エレメント群を示す。こ
の方式では超高速処理が可能であるが2画素数分だけの
処理エレメント(256×256の場合は約6万5千個
)を用意する必要がある。このため装置が大規模となり
。
実装上の問題や信頼性の問題が生し、また一度に処理で
きる画像のサイズがこのニレメン1−故によって制限さ
れてしまう欠点がある。この他、全画面同時に処理され
るため、特定の部分だけを処理する目的には、その能力
を十分に発揮し得ないことや、完全並列の特性が生かせ
ないアルゴリズムも少なくないこと、また、データの入
出力などが処理に比べ相対的に時間がかかるなどの問題
がある。
きる画像のサイズがこのニレメン1−故によって制限さ
れてしまう欠点がある。この他、全画面同時に処理され
るため、特定の部分だけを処理する目的には、その能力
を十分に発揮し得ないことや、完全並列の特性が生かせ
ないアルゴリズムも少なくないこと、また、データの入
出力などが処理に比べ相対的に時間がかかるなどの問題
がある。
■のパイプライン形は、縦続接続した複数の演算モジュ
ールに時系列の画像データを連続して送り込み、複数の
処理を各データに施した結果を次々に得るようにしたも
のである。米国のミシガン環境研究所で開発されたCY
TOCOMPUTERはその代表的なものである。この
方式は画像データが1次元に分解され、テレビ走査と同
しようにしてシリアルに人力されるもので、比較的容易
に高いスループットが得られるため、実時間処理に向い
ているが、欠点としては、データ経路が固定されている
ため融通性を欠き、定形的な処理しかできないことが挙
げられる。
ールに時系列の画像データを連続して送り込み、複数の
処理を各データに施した結果を次々に得るようにしたも
のである。米国のミシガン環境研究所で開発されたCY
TOCOMPUTERはその代表的なものである。この
方式は画像データが1次元に分解され、テレビ走査と同
しようにしてシリアルに人力されるもので、比較的容易
に高いスループットが得られるため、実時間処理に向い
ているが、欠点としては、データ経路が固定されている
ため融通性を欠き、定形的な処理しかできないことが挙
げられる。
■の局所並列形は2画面のサイズよりも小さい一定の大
きさの領域の画素の処理について並列処理する演算モジ
ュールを用意して1点演算や近傍演算など局所を参照し
ながら行う処理を並列化により高速実行し、この局所処
理を全画面に対し逐次的に走査するようにしたもので2
例えば第3図のように、演算に必要な3×3近傍のデー
タを並列にアクセスして演算を施すことなどを可能にし
たものである。第3図において、3は原画像データ、4
は演算モジュール、5は結果画像データを示す。この方
式は、完全並列形によるものに比べ。
きさの領域の画素の処理について並列処理する演算モジ
ュールを用意して1点演算や近傍演算など局所を参照し
ながら行う処理を並列化により高速実行し、この局所処
理を全画面に対し逐次的に走査するようにしたもので2
例えば第3図のように、演算に必要な3×3近傍のデー
タを並列にアクセスして演算を施すことなどを可能にし
たものである。第3図において、3は原画像データ、4
は演算モジュール、5は結果画像データを示す。この方
式は、完全並列形によるものに比べ。
コストパフォーマンスの点で優れているが、処理の高速
性では劣っている。またよく使われる機能は専用ハード
ウェア化しているが、その機能の組合わせによる処理て
ないと高速化できないという欠点がある。
性では劣っている。またよく使われる機能は専用ハード
ウェア化しているが、その機能の組合わせによる処理て
ないと高速化できないという欠点がある。
■のマルチプロセッサ形は、複数の演算モジューノυを
処理内容に応して接続し、並列処理を行おうとするもの
であり、柔軟性を持ち、高し−、ルの処理へ適用する場
合に向いているが、一方データの流れを制御し各演算モ
ジュールを効率よく並列動作させるためのソフトウェア
に難しさがあることに問題がある。
処理内容に応して接続し、並列処理を行おうとするもの
であり、柔軟性を持ち、高し−、ルの処理へ適用する場
合に向いているが、一方データの流れを制御し各演算モ
ジュールを効率よく並列動作させるためのソフトウェア
に難しさがあることに問題がある。
本発明による画像処理装置は、上で述べた■の完全並列
形と■の局所並列形の中間に位置するもので9画面の逐
次走査を行う際の局所的画像データのメモリアクセスを
効率化してそれらの欠点を補い、高速の画像処理を高い
コストパフォーマンスで実現しようとするものである。
形と■の局所並列形の中間に位置するもので9画面の逐
次走査を行う際の局所的画像データのメモリアクセスを
効率化してそれらの欠点を補い、高速の画像処理を高い
コストパフォーマンスで実現しようとするものである。
具体的には次のような特徴がある。
i)全画面を分割して処理を行うため完全並列形のよう
に画素数と同じ数の処理エレメントは必要なり、シかも
一度に並列処理する部分の大きさは目的に応して設定で
き、処理エレメント数を大きくするほど高速な処理が可
11ヒになる。
に画素数と同じ数の処理エレメントは必要なり、シかも
一度に並列処理する部分の大きさは目的に応して設定で
き、処理エレメント数を大きくするほど高速な処理が可
11ヒになる。
ii )特定の部分だけを処理する場合や完全並列性が
生かせないアルゴリズムの処理などで、完全並列形の場
合のような無駄が生しない。
生かせないアルゴリズムの処理などで、完全並列形の場
合のような無駄が生しない。
111)局所並列形の場合のように特定の機能を専用ハ
ードウェア化した方式でないため処理に柔軟性がある。
ードウェア化した方式でないため処理に柔軟性がある。
iv)画像の人出力が高速にできるため実時間処理や対
話形の処理に有効である。
話形の処理に有効である。
以下に本発明の詳細を実施例にしたがって説明する。
第4図は2本発明による画像処理装置の概念図である。
図において11ばrn x n個(図示の例では4X4
個)の処理エレメント(P E)からなるPE群、12
ば画像平面、13は画像平面上の任意の位置から取り出
される連続したm×n個の画像データである。
個)の処理エレメント(P E)からなるPE群、12
ば画像平面、13は画像平面上の任意の位置から取り出
される連続したm×n個の画像データである。
これによりm×n個の単位で並列に処理できることにな
るため、M×N画素から成る画像データ1回のメモリア
クセスで上で述べたm×nケの画像データを画像平面上
の任意の位置から取り出すためのハードウェア構成を次
に説明する。
るため、M×N画素から成る画像データ1回のメモリア
クセスで上で述べたm×nケの画像データを画像平面上
の任意の位置から取り出すためのハードウェア構成を次
に説明する。
基本的な構成としてPE群の数(m×n個)と同数のメ
モリ素子を用い、その間をm x n本のハスで接続し
て、m×n個の画素の画像データを同時的にアクセス可
能にする。これによりPE−メモリ間のデータ転送速度
を最大限にとることができる。さらにアクセス可能クを
アライン処理するため、PE−メモリ間に2次元バレル
シフタと呼ぶ双方向性のスイッチングネットワークを設
ける。
モリ素子を用い、その間をm x n本のハスで接続し
て、m×n個の画素の画像データを同時的にアクセス可
能にする。これによりPE−メモリ間のデータ転送速度
を最大限にとることができる。さらにアクセス可能クを
アライン処理するため、PE−メモリ間に2次元バレル
シフタと呼ぶ双方向性のスイッチングネットワークを設
ける。
またm、nのバウンダリを越えるメモリアクセスのため
に、各メモリ素子に異なったアドレスを与えるハードウ
ェアを用意する。これによって画像、平面上の任意の位
置から連続したm×n個の画像データを取り出すことが
可能になる。
に、各メモリ素子に異なったアドレスを与えるハードウ
ェアを用意する。これによって画像、平面上の任意の位
置から連続したm×n個の画像データを取り出すことが
可能になる。
第5図は2本発明の1実施例装置の全体構成図である。
図において、14はホスト計算機、15はプログラムメ
モリを含む市制御回路、16はm×nのアレイ状のPE
群、17はパラレルカウンタ。
モリを含む市制御回路、16はm×nのアレイ状のPE
群、17はパラレルカウンタ。
18はパンツアメモリ、19はX方向のバレルシフタ、
20はX方向のバレルシフタ、21は画像メモリ、22
はA/D変換器、23はシフトレジスタ、24はD/A
変換器、25はマルチプレクサ/デマルチプレクサ−を
示している。
20はX方向のバレルシフタ、21は画像メモリ、22
はA/D変換器、23はシフトレジスタ、24はD/A
変換器、25はマルチプレクサ/デマルチプレクサ−を
示している。
次に概略的な動作機能を説明する。まずホスト計算m1
4は、実行すべきプログラムを制御回路15のプログラ
ムメモリにロードする。制御回路15は、このロードさ
れたプログラムにしたがってa乃至gで示す制御信号を
出力し、PE群16と画像メモリ21との間で画像デー
タの転送を行いながら高速での画像処理を行わせる。
4は、実行すべきプログラムを制御回路15のプログラ
ムメモリにロードする。制御回路15は、このロードさ
れたプログラムにしたがってa乃至gで示す制御信号を
出力し、PE群16と画像メモリ21との間で画像デー
タの転送を行いながら高速での画像処理を行わせる。
PE群16については、特定のPEをマスクして動作さ
せる機能と、動作中の全てのPEの出力の論理和を求め
て条件分岐用の信号を生成する機能とが設けられている
。
せる機能と、動作中の全てのPEの出力の論理和を求め
て条件分岐用の信号を生成する機能とが設けられている
。
パラレルカウンタ17は2面積やヒストグラムを求める
処理を高速化するために使用される。
処理を高速化するために使用される。
パンツアメモリ18は、マツチング用のパターンやマス
ク用のパターンなどを保持するために使用される。
ク用のパターンなどを保持するために使用される。
バレルシフタ19.20は9画像メチリ21の同時アク
セスされるアドレスにしたがって、すなわち画面(画像
平面)上での局所的アクセス領域とx、 X方向にお
りる各m、nのバウンダリとの相対位置とに応じて、そ
れぞれ画像データにX方向あるいはX方向への所定量の
回転シフトを与える。
セスされるアドレスにしたがって、すなわち画面(画像
平面)上での局所的アクセス領域とx、 X方向にお
りる各m、nのバウンダリとの相対位置とに応じて、そ
れぞれ画像データにX方向あるいはX方向への所定量の
回転シフトを与える。
A/D変換器22はテレビカメラからのアナログビデオ
信号(階調信号)をデジタル信号に変換する。
信号(階調信号)をデジタル信号に変換する。
シフトレジスタ23は、テレビカメラやCRTディスプ
レイと画像メモリとの間にあって1ライン分のデジタル
信号を保持するバッファであり。
レイと画像メモリとの間にあって1ライン分のデジタル
信号を保持するバッファであり。
直列/並列変換機能も果たす。
D/A変換器24はデジタル信号をもとのアナログビデ
オ信号に逆変換してCRTディスプレイへ転送する。
オ信号に逆変換してCRTディスプレイへ転送する。
マルチプレクサ/デマルチプレクサ25は、ホスト計算
機14との間でデータの転送を行う場合に、1回で転送
できるデータの量が両側で異なるので、これを調整する
ためのインターフェイス回路である。
機14との間でデータの転送を行う場合に、1回で転送
できるデータの量が両側で異なるので、これを調整する
ためのインターフェイス回路である。
次に仮想的(論理的)な画像平面における画像データを
、物理的な画像メモリヘマノピングする方法とメモリア
クセス法とを示し、2次元バレルシフタの動作を具体的
に説明する。
、物理的な画像メモリヘマノピングする方法とメモリア
クセス法とを示し、2次元バレルシフタの動作を具体的
に説明する。
第6図に、M×Nの画像平面り層分のデータを。
実際の物理メモリ中にマツピングする方法を示しである
。すなわちM×N画素り層のデータ26をm×n画素り
層分の側平面27に区切り、各側平面をm x n個の
メモリ素子からなる物理メモリ28の物理アドレスとし
て積み重ねた形になっている。なお3図において各メモ
リ素子は、LX−X一のアドレスをもち、物理メモリ2
8を縦にm×n分割した細い柱状体の1つとなっていて
、独立してアクセス可能にされている。
。すなわちM×N画素り層のデータ26をm×n画素り
層分の側平面27に区切り、各側平面をm x n個の
メモリ素子からなる物理メモリ28の物理アドレスとし
て積み重ねた形になっている。なお3図において各メモ
リ素子は、LX−X一のアドレスをもち、物理メモリ2
8を縦にm×n分割した細い柱状体の1つとなっていて
、独立してアクセス可能にされている。
ところで2図の下部に29で示すように、副平面のバウ
ンダリ (境界)にまたがったm×nの大きさのデータ
(ABCD)をアクセスする場合。
ンダリ (境界)にまたがったm×nの大きさのデータ
(ABCD)をアクセスする場合。
その左上の画素の画像平面上のアドレス(仮想ア小数点
以下を切り捨てた値とし+ X mod mを余り
とすると、Aのデータは次のメモリアドレスをアクセス
すれば得られることになる。
以下を切り捨てた値とし+ X mod mを余り
とすると、Aのデータは次のメモリアドレスをアクセス
すれば得られることになる。
他方、B、C,Dのデータは、上のアドレスにそれぞれ
次の定数を加えたメモリアドレスから得られる。
次の定数を加えたメモリアドレスから得られる。
Bの場合 L □ (21Cの場合
L −−+31 このようにしてメモリの4つのアドレスから取り出され
たデータは、第1図の下部に30で示すような、ばらば
らの配列状態で得られる。これを2次元的にシフトする
ことにより元の正しい配列に戻す必要があり、このため
に2次元のバレルシフタが用いられる。この場合のシフ
ト量は次のようになる。
L −−+31 このようにしてメモリの4つのアドレスから取り出され
たデータは、第1図の下部に30で示すような、ばらば
らの配列状態で得られる。これを2次元的にシフトする
ことにより元の正しい配列に戻す必要があり、このため
に2次元のバレルシフタが用いられる。この場合のシフ
ト量は次のようになる。
X方向:xmodm (51y方
向:ymod n (61以上
のようにして、処理しようとする部分画像の左上の画素
の仮想アドレス(x、y)とrから。
向:ymod n (61以上
のようにして、処理しようとする部分画像の左上の画素
の仮想アドレス(x、y)とrから。
各メモリのアドレスおよびシフト量が求まることになる
。各メモリ素子のアドレスは、第6図と第1図にそれぞ
れ29と30で示すように、 X modm、yma
dnで分割した4つの部分で異なっているが、これらは
、上の+1+乃至(4)式に従って。
。各メモリ素子のアドレスは、第6図と第1図にそれぞ
れ29と30で示すように、 X modm、yma
dnで分割した4つの部分で異なっているが、これらは
、上の+1+乃至(4)式に従って。
ハードウェアにより容易に作ることができる。
第1図は2次元のバレルシフタの説明図であり。
30は物理メモリ内の同時アクセスされたメモリデータ
配列、31および32ばそれぞれX方向。
配列、31および32ばそれぞれX方向。
X方向の一次元ハレルシフタ333はPE群を示す。
2次元のバレルシフタは、第1図に示すように。
X方向の一次元ハレルシフタ31とX方向の一次元バレ
ルシフク32とを直交結合して構成され。
ルシフク32とを直交結合して構成され。
それぞれx mod m、 y mod nの回
転シフトを行わせることにより、メモリデータ配列30
を。
転シフトを行わせることにより、メモリデータ配列30
を。
PE群33中に図示されているように9元の正しいデー
タ配列に整列(アライン)させることができる。
タ配列に整列(アライン)させることができる。
第7図は、MOS)ランジスクを用いた4ビツトの1次
元バレルシフタの回路構成例を示したもので、INO,
INl、IN2.rN3に入力された4ビツトデータは
、 5hift O、5hift 1 。
元バレルシフタの回路構成例を示したもので、INO,
INl、IN2.rN3に入力された4ビツトデータは
、 5hift O、5hift 1 。
5hift 2 、5hift 3に与える制御信号に
したがってMOSトランジスタで構成される双方向スイ
/チングネソトワークにより必要量だけ回転シフトされ
、0UTO,○UTI、0UT2.0UT3へ出力され
る。第8図はそのシフト動作を図示したものである。な
お、第1図に示した例では、第7図の一次元バレルシフ
タをX方向、X方向それぞれに4個ずつ使用している。
したがってMOSトランジスタで構成される双方向スイ
/チングネソトワークにより必要量だけ回転シフトされ
、0UTO,○UTI、0UT2.0UT3へ出力され
る。第8図はそのシフト動作を図示したものである。な
お、第1図に示した例では、第7図の一次元バレルシフ
タをX方向、X方向それぞれに4個ずつ使用している。
一般に、・画像平面を濃淡画像の各ビットに対応させる
ことが多いが、このような場合、第9図に入出力アクセ
スデータ34として示すように、各画像平面(L層)の
データを同時に読み出すことや書き込むことが要求され
る。これを画像処理の場合のメモリアクセス法を両立さ
せるために、第10図に示すようなメモリマツピングを
工夫する。
ことが多いが、このような場合、第9図に入出力アクセ
スデータ34として示すように、各画像平面(L層)の
データを同時に読み出すことや書き込むことが要求され
る。これを画像処理の場合のメモリアクセス法を両立さ
せるために、第10図に示すようなメモリマツピングを
工夫する。
すなわち層の数りとnの数を等しくし、ρ層目のデータ
はX方向にlだけ回転ンフl−した位置のメモリに入れ
てお&Jば同一・の仮想アドレスの各層のデータは異な
ったメモリ素子にマツピングされることになり、同時に
読み出すことができる。このマツピング法はSke+v
ed mappIJIBと呼ばれる方法の応用である。
はX方向にlだけ回転ンフl−した位置のメモリに入れ
てお&Jば同一・の仮想アドレスの各層のデータは異な
ったメモリ素子にマツピングされることになり、同時に
読み出すことができる。このマツピング法はSke+v
ed mappIJIBと呼ばれる方法の応用である。
このよフなlだけ回転シフトしてマツピングされていた
データは、X方向のバレルシフタによってβだけ逆方向
に回転させてやれば元のデータの並びにそろえることが
できる。このようにした場合、メモリアドレスやバレル
シフタのシフト量は(11〜(6)式の一部を以下のよ
うに変更すればよい。
データは、X方向のバレルシフタによってβだけ逆方向
に回転させてやれば元のデータの並びにそろえることが
できる。このようにした場合、メモリアドレスやバレル
シフタのシフト量は(11〜(6)式の一部を以下のよ
うに変更すればよい。
処理時:
X方向のシフト(y+β) mad n (・−+
61式)(P、 −y) mod n ((−(11式
)なお第10図において、Pyはメモリ配列のX方向の
列の番号であり、Lとnは等しい。また0は処理時にア
クセスされるデータ、そしてInは表示時にアクセスさ
れるデータを表している。
61式)(P、 −y) mod n ((−(11式
)なお第10図において、Pyはメモリ配列のX方向の
列の番号であり、Lとnは等しい。また0は処理時にア
クセスされるデータ、そしてInは表示時にアクセスさ
れるデータを表している。
本発明による画像処理装置は、比較的低レベルの処理を
大量の画像データに施す目的に特に通しており、ホスト
計算機は、その処理結果を用いてさらに高レベルの記号
処理を行う。次に処理の具体例を示す。
大量の画像データに施す目的に特に通しており、ホスト
計算機は、その処理結果を用いてさらに高レベルの記号
処理を行う。次に処理の具体例を示す。
16 X 16の256個のPEアレイを用いて256
X256の画素からなる画像の処理を行うものとする
。ラプラシアンオペレータを用いて2値画像の境界の検
出を行う場合について考えると、Aをある画素の値とし
、への上下左右の画素の値をそれぞれUA、dA、ff
A、rΔとして2次式の一輪理演算(uA→−d A
十j! A 十r A ) Aで求めた値を画素にもつ
画像を作成すれば、境界の像が得られる。ごれば、上下
左右に1つずつシフトした画像をアクセスしてそれらの
論理和を求め、これとシフトしない画素の値を反転した
もの(A)との論理和を求めればよ<、16x16の2
56画素分の処理を同時に行うことができる。これを画
面上で256回移動しなから繰り返し適用すれば、全画
面の処理を終了し、境界の像が得られる。
X256の画素からなる画像の処理を行うものとする
。ラプラシアンオペレータを用いて2値画像の境界の検
出を行う場合について考えると、Aをある画素の値とし
、への上下左右の画素の値をそれぞれUA、dA、ff
A、rΔとして2次式の一輪理演算(uA→−d A
十j! A 十r A ) Aで求めた値を画素にもつ
画像を作成すれば、境界の像が得られる。ごれば、上下
左右に1つずつシフトした画像をアクセスしてそれらの
論理和を求め、これとシフトしない画素の値を反転した
もの(A)との論理和を求めればよ<、16x16の2
56画素分の処理を同時に行うことができる。これを画
面上で256回移動しなから繰り返し適用すれば、全画
面の処理を終了し、境界の像が得られる。
なお、PEにビットシリアル演算の機能をもたせれば
p9淡画像の処理を行うことも可能である。
p9淡画像の処理を行うことも可能である。
完全並列形の画像処理装置のために考えられている各種
の画像処理のフルゴリスムが通用できる。
の画像処理のフルゴリスムが通用できる。
一般に信号レー・ルの画像処理では、比較的単純な処理
を大量のデータに操り返し適用する場合が多く、このた
め並列処理が適用できる可能性も大きい。しかし、メモ
リ中の大量の画像データを取り出して、処理に適した形
に配列さゼることが大きな問題となる。本発明によれば
2画像のデータ構造に適したメモリアクセス方式が実現
され2画像の2次元並列処理の可能性を最大限に生かす
ことができるので、柔軟性のある実時間の画像処理が可
能となる。
を大量のデータに操り返し適用する場合が多く、このた
め並列処理が適用できる可能性も大きい。しかし、メモ
リ中の大量の画像データを取り出して、処理に適した形
に配列さゼることが大きな問題となる。本発明によれば
2画像のデータ構造に適したメモリアクセス方式が実現
され2画像の2次元並列処理の可能性を最大限に生かす
ことができるので、柔軟性のある実時間の画像処理が可
能となる。
第1図は本発明実施例における2次元のバレルシフタの
説明図、第2図は従来の完全並列形画像処理装置の説明
図、第3図は従来の局所並列形画像処理装置の説明図、
第4図は従来のマルチプロセッサ形画像処理装置の説明
図、第5図は本発明の1実施例装置の構成図5第6図は
本実施例におけるメモリマツピング方法の説明図、第7
図は1次元のバレルシフタの1例の回路図、第8図は1
次元のバレルシフタの動作説明図、第9図は濃淡画像デ
ータの入出力アクセスの説明図、第10図は濃淡画像デ
ータのアクセス時のメモリマツピング方法の説明図であ
る。 図中、30は同時アクセスされたメモリデータ配列、3
1はX方向の1次元ハレルンフタ、32はX方向の1次
元バレルシフタ、33はPE群を示す。 11V1 0123 0123 0123
0+23(lUTO12301230123012
33に:fta−I 5kift l=I
5hift 2=I 5kif
t3=1才δ口 ’1−’l 凹 才IQ Iffi
説明図、第2図は従来の完全並列形画像処理装置の説明
図、第3図は従来の局所並列形画像処理装置の説明図、
第4図は従来のマルチプロセッサ形画像処理装置の説明
図、第5図は本発明の1実施例装置の構成図5第6図は
本実施例におけるメモリマツピング方法の説明図、第7
図は1次元のバレルシフタの1例の回路図、第8図は1
次元のバレルシフタの動作説明図、第9図は濃淡画像デ
ータの入出力アクセスの説明図、第10図は濃淡画像デ
ータのアクセス時のメモリマツピング方法の説明図であ
る。 図中、30は同時アクセスされたメモリデータ配列、3
1はX方向の1次元ハレルンフタ、32はX方向の1次
元バレルシフタ、33はPE群を示す。 11V1 0123 0123 0123
0+23(lUTO12301230123012
33に:fta−I 5kift l=I
5hift 2=I 5kif
t3=1才δ口 ’1−’l 凹 才IQ Iffi
Claims (1)
- M、N、m、nをM>m、N>nなる整数とし、Lを他
の整数として、M×Nの画素からなる画像平面のL層を
m×nの副画像平面のL層で分割して積み上げ、L×M
×N/m×nのアドレスをもつm×n個のメモリ素子で
構成した物理メモリと、m×n個の処理エレメントで構
成した処理エレメントアレイと、上記物理メモリと処理
エレメントアレイとの間に設けられた2次元バレルシフ
タとをそなえ、該2次元バレルシフタは、mビットの1
次元バレルシフタをn個並列に配置したものと、nビッ
トの1次元バレルシフタをm個並列に配置したものとを
交差させて縦続結合したものであることを特徴とする画
像処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59137779A JPS6116369A (ja) | 1984-07-03 | 1984-07-03 | 画像処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59137779A JPS6116369A (ja) | 1984-07-03 | 1984-07-03 | 画像処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6116369A true JPS6116369A (ja) | 1986-01-24 |
Family
ID=15206638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59137779A Pending JPS6116369A (ja) | 1984-07-03 | 1984-07-03 | 画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6116369A (ja) |
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63201777A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201778A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201776A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201774A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201780A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201782A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201784A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201775A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201783A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201781A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | カラー画像処理装置 |
JPS63201757A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201779A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63202268A (ja) * | 1987-02-16 | 1988-08-22 | Densetsu:Kk | 全波出力型ホワ−ドコンバ−タ |
JPH01502220A (ja) * | 1987-02-11 | 1989-08-03 | ヒユーズ・エアクラフト・カンパニー | 像から記号への変換のコンピュータ画像方式 |
JPH02236693A (ja) * | 1989-09-13 | 1990-09-19 | Sanyo Electric Co Ltd | デジタル信号処理装置 |
US5692210A (en) * | 1987-02-18 | 1997-11-25 | Canon Kabushiki Kaisha | Image processing apparatus having parallel processors for communicating and performing positional control over plural areas of image data in accordance with designated position instruction |
-
1984
- 1984-07-03 JP JP59137779A patent/JPS6116369A/ja active Pending
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01502220A (ja) * | 1987-02-11 | 1989-08-03 | ヒユーズ・エアクラフト・カンパニー | 像から記号への変換のコンピュータ画像方式 |
JPS63202268A (ja) * | 1987-02-16 | 1988-08-22 | Densetsu:Kk | 全波出力型ホワ−ドコンバ−タ |
JPS63201780A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201781A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | カラー画像処理装置 |
JPS63201777A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201782A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201784A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201775A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201783A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201774A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201757A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201779A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201776A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
JPS63201778A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | 画像処理装置 |
US6477281B2 (en) | 1987-02-18 | 2002-11-05 | Canon Kabushiki Kaisha | Image processing system having multiple processors for performing parallel image data processing |
US5692210A (en) * | 1987-02-18 | 1997-11-25 | Canon Kabushiki Kaisha | Image processing apparatus having parallel processors for communicating and performing positional control over plural areas of image data in accordance with designated position instruction |
JPH02236693A (ja) * | 1989-09-13 | 1990-09-19 | Sanyo Electric Co Ltd | デジタル信号処理装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6116369A (ja) | 画像処理装置 | |
US6477281B2 (en) | Image processing system having multiple processors for performing parallel image data processing | |
KR920001618B1 (ko) | 직교변환 프로세서 | |
US6421772B1 (en) | Parallel computer with improved access to adjacent processor and memory elements | |
JPH0233191B2 (ja) | ||
US4939642A (en) | Virtual bit map processor | |
US4747154A (en) | Image data expanding and/or contracting method and apparatus | |
JPH02230383A (ja) | 画像処理装置 | |
JPH01283676A (ja) | ウインドウ画像データの読出処理方式 | |
Fujita et al. | IMAP: integrated memory array processor | |
Ito et al. | Optimized component labeling algorithm for using in medium sized FPGAs | |
Bose et al. | Mapping Image Transformations Onto Pixel Processor Arrays | |
JPH05268593A (ja) | 差分絶対値和・差分自乗和並列演算装置 | |
JP2647375B2 (ja) | 画像処理装置 | |
JP2647377B2 (ja) | 画像処理装置 | |
JP2647376B2 (ja) | 画像処理装置 | |
JPS60129889A (ja) | 画像処理装置 | |
JP2647378B2 (ja) | 画像処理装置 | |
JP2647379B2 (ja) | 画像処理装置 | |
JPS6319911B2 (ja) | ||
JPH0785260A (ja) | 2次元センサ装置 | |
JPH01255978A (ja) | 逐次型局所並列処理装置 | |
KR920008266B1 (ko) | 효율적인 영상분석 처리 메모리 시스템 | |
JPH0728988A (ja) | 二次元センサシステム | |
JPH0757075A (ja) | パターン処理用1チップ並列処理装置のプロセッサ要素 |