JPS63201778A

JPS63201778A - 画像処理装置

Info

Publication number: JPS63201778A
Application number: JP62033176A
Authority: JP
Inventors: Yoshihiro Ishida; 良弘石田; Yoshinobu Mita; 三田　良信; Miyuki Enokida; 幸榎田; Naoto Kawamura; 尚登河村
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1987-02-18
Filing date: 1987-02-18
Publication date: 1988-08-19
Anticipated expiration: 2012-08-27
Also published as: JP2647379B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は画像処理装置、特に画像メモリの制御技術によ
り画像データの高速処理及び並列処理を行う画像処理装
置に関するものである。

［従来の技術］一般に高速に画像を処理する場合に、コンピュータによ
る処理としてはソフトウェアで行う方式がとられるが、
画像データが膨大になるにつれて高速化が必要となって
くる。高速化の手法としては２通りの方法があり、１つ
はパイプライン方式と呼ばれる逐次処理型のハードウェ
アで行う方式、もう一つは複数個のプロセッサを置く並
列処理型と呼ばれるものである。前者は画像データの高
速処理に伴って処理のクロック周波数が高くなり限界が
ある。一方後者は並列に置くプロセッサの数を増すこと
により、高速化をいくらでも高める事ができる。極端に
言えば、画素の数の分だけプロセッサを置く事により最
大のスピードを得る事が可能である事から、現在注目さ
れている技術の一つである。

ところで、この時に各画素間での通信処理が重要となり
、相互通信を行いつつ処理を進めていく必要がある。か
かる並列処理方式に於ては、プロセッサを各画素の数だ
け持つ事は高解像データを取り扱う場合には不可能とな
る。例えば、Ａ４を１６画素／ｍｍ（ｐｅｌ）でよんだ
画像を取り扱う場合、画素数は約１６Ｍ画素（ｐｉｘｅ
ｌｓ）となり、これだけのプロセッサを同時に持つ事゛
は不可能と言える。

［発明が解決しようとする問題点］本発明は、所定領域内にある画像データに相関関係のあ
る画像処理を高速に並列処理する画像処理装置を提供す
る。

［問題点を解決するための手段］この問題点を解決するための一手段として、本発明の画
像処理装置は、連続して隣接する所定領域内の複数画素
の画像データを出力する第１の画像メモリと、前記第１の画像メモリから出力された複数画素の画像デ
ータから所定の画素を選択する選択手段と、該選択手段の選択した画素に対応した複数のプロセッサ
・エレメントから成り、複数画素を同時に処理するプロ
セッサ・ユニットと、前記プロセッサ・エレメントに対応して、処理結果を記
憶する第２の画像メモリとを備える。

［作用コかかる構成において、第１の画像メモリの隣接する所定
領域内の画素データから選択手段により選択された画素
データをプロセッサ・ユニットで同時にＩＡ理して、対
応する第２の画像メモリに処理結果を記憶する。

以下余白［実施例］以下、本発明の一実施例を説明する。

本実施例の画像処理装置の構成は、１頁分の画像メモリ
１とプロセッサ・ユニット２及び入出力装置等の周辺部
３から成る。第１図はその基本部のみの原理構成を示し
たもので、画像メモリ１にプロセッサ・ユニット２が連
絡されている。画像メモリ１上の任意位置のｎｘｍの画
像データは、ｎ　’ｘ　ｍのプロセッサ・エレメント２
ａのアレイで構成されるプロセッサ・ユニット２へ転送
され、高速処理をされた後、再び画像メモリ１へ戻され
る。ｎｘｍのプロセッサ・エレメント２ａのアレイ内で
の各処理は同時に行われる、所謂並列処理方式のアーキ
テクチャ−である。又、第９図（ａ）、（ｂ）には他の
構成を示した。第９図（ａ）では、制御回路９４の制御
に従って、入力側画像メモリよりの画像データは、複数
のプロセッサ・エレメントから成るプロセッサ・ユニッ
ト９２で複数画素が並列に所定の処理されて、出力側画
像メモリ９３に格納される。一方策９図（ｂ）では、画
像メモリ９１あるいは９３とプロセッサ・ユニット９２
と、更に人力装置９６と出力装置ちが共通バスによって
繋がれた構成である。

以下画像メモリ１について詳述する。

今、簡単のため、画像サイズを１０２４　Ｘ　　１０２
４画素、各８ビット／画素のデータをもつ画像メモリで
話を進める。画像サイズの変更は、本実施例のアーキテ
クチャ−を拡張するのみでよい。又、プロセッサ・ユニ
ット２は４Ｘ４の計１６個のプロセッサ・エレメント２
ａで構成されるものとする。

第２図は画像メモリ１の構成を示す図である。

画像の構成が図の如＜　　１０２４　Ｘ　　１０２４画
素で出来ているとすると、これを４×４の単位で分けて
いくと、２５８　Ｘ　２５Ｂの合計６４　Ｋ　（＝６５
５３６　）個のブロックに分割される。今、これを第３
図の如く４×４画素単位で再編成し、４×４画素が６４
に個あると想定する（各画素当り８ビツト長のデータを
有す）。従ってメモリのアドレス空間は、４ｘ４ｘ６４
にの三次元アドレス指定となる。

４×４内の１つの６４に画素を１つのメモリチップが受
は持つものとすると、６４にのアドレス空間で各アドレ
スが８ビツトの深さのメモリ・チップが必要となる。こ
れは５１２にビット（＝６４にバイト）の容量のメモリ
・チップが必要であるが、本実施例では２５６にビット
のダイナミックＲＡＭ　（Ｄ−ＲＡＭ）、２個を組み合
わせて用いる。即ち、２５６にビットＤ−ＲＡＭのうち
６４に×４ビット構成のものを２個用いて、６４ＫＸ８
ビツトとして用いる。かかる２個のメモリ・チップを今
後、メモリ・エレメント１ａと呼ぶ。

４×４のマトリックスに対応して、上記画像メモリ１は
１６個のメモリ・エレメント１ａから構成される。第４
図はかかる４×４のメモリ・エレメント１ａの構成を示
す。各メモリ・エレメント１ａはローアドレス及びカラ
ムアドレスを指定されて、４×４画素の内の一画素の６
４にのアドレス空間の画像データを人・出力する。ロー
アトレス・ジェネレータ４及びカラムアドレス・ジェネ
レータ５からは４×４の各メモリ・エレメント１ａヘア
ドレスを与える。尚、メモリ・エレメント１ａｈ＜Ｄ−
ＲＡＭでローアドレス及びカラムアドレスをタイムシェ
アして与えるものであれば、このアドレス・ジェネレー
タは１つでよい。この時には、ローアドレスとカラムア
ドレスの時分割切換制御が必要となる。

かかるアドレス・ジェネレータからそれぞれのアドレス
を与える事により、４×４画素のメモリ・エレメント１
ａをリード／ライトする事が可能となる。即ち、−回の
アドレス指定により４×４画素分の画像データが同時に
駆動可能となる。このため、データ・ラインとしては、
各メモリ・エレメント１ａから直接８ビツトのデータ線
が出ているものとする。

今、ローアトレスがＡ（０≦Ａ≦２５５）、カラムアド
レスがＢ（０≦Ｂ≦２５５）のデータが画像メモリ１か
ら呼び出されたものとすると、画像データとしては、第
２図における（Ａ、Ｂ）のアドレスに相当する４×４画
素の８ビツト長の画像データが読み出される。

更に複数画素の同時アクセスについて一般化して、説明
する。

第１０図は画像１頁ををのまま表わしたものであり、こ
の画像データを図示するように連続して隣接するｋｘ、
Ｑ画素のブロックで分割し、第１１図の様にｋｘｕ個の
メモリ・エレメント１ａに対応させる。又、ｋｘ、Ｑ画
素のブロックは端から（０，Ｏ）、、（０，１）、（０
，２）。

（０，３）・・・と番号付けされ、第１２図のようなｋ
ｘ４Ｌ個のメモリ・エレメント１ａからなるメモリ・ユ
ニット１に対応する。第１３図はメ干り・ユニット１を
二次元的に表わしたものである。又、アクセスするメモ
リサイズはｋＸ旦画素のブロックサイズの単位なので、
任意の位置のｋｘ、１画素のブロックＲをアクセスした
場合ても、ｋｘ文文例メモリ・エレメント１ａすべてが
アクセスされ、しかも１つのメモリ・エレメント１ａに
つき、各１個のアドレスのアクセスとなる。

この様に画像中の任意位置の隣接するｋｘＪＪ個の複数
画素の画像データを一度にアクセスし、リードした後に
プロセッサ・ユニット２で処理を行う。プロセッサ・ユ
ニット２で処理を行われた画像データは、再びに’ｘ、
［’画素のブロックサイズで、しかも任意の位置をアク
セスしてライトできる。ここでは、ｋ’　＝に、Ａ’　
＝Ｊ１として今後説明を行う。

前述のに’　ＸＪＪ’画素のみのメモリのアクセスにつ
いて補足説明すると、プロセッサ・ユニット２における
処理が空間フィルタ処理等の場合には、読み出し側のア
クセスするブロックサイズｋＸＪｌよりも書き込み側の
アクセスするブロックサイズが小さくなることがある。

一般的には書き込み側のブロックサイズに’　ＸＪＩ’
　は１×１になる処理が多い。又、プロセッサ・ユニッ
ト２における処理が画像の縮小処理の場合にも、リード
側のアクセスするブロックサイズｋｘｆｌよりもライト
側のアクセスするブロックサイズが小さくなる。

一般的にライト側のブロックサイズに’　Ｘｉ′は縦横
の縮小率を、α、βとした時にに′≧αに、交′≧β見
を満たす最小の整数かに′、見′　となる。仮に読み出
しと書き込みのメモリが同一、又は同一のｋｘ、Ｑのメ
モリ構成の時に、前述の２例のような処理を行う場合は
、書き込み側のメモリ・ユニット１の構成サイズｋＸｉ
よりも小さなサイズに′　×父′に書き込みを行わなけ
れはならない。この場合にはメモリ・エレメント１ａの
ｋＸ１個のすべてにアクセスをかけないで、書き込みに
該当しないメモリ・エレメント１ａをマスクして、アク
セスしない様にしなければならない。しかしながら、ｋ
ｘ！；Ｌ個のメモリ・エレメント１ａで構成される画像
メモリ１は１度にアクセスして読み出しできるデータは
隣接する画像データの最大ｋｘｕ個であるが、それより
小さいサイズの隣接するに’　ＸＪＩ’の画像データも
前記マスクを行う事により自由にアクセスできる。マス
クしてに’　×Ｉ’個のみを同時にアクセスする事は、
メモリ・エレメント１ａのチップのイネーブルを操作す
る事で容易に可能となる。

次に順を追って、任意の位置の所定画素のメモリアクセ
スの実施例について、メモリ・ユニット構成が４ｘ４の
場合とｋｘ、［の場合とについて説明し、前記マスクす
るためのチップイネーブルの制御についても説明する。

まずブロックサイズｋＸＭを４×４とした場合の実施例
より示す。

第２図の一部分を拡大した図を第５図に示す。

画像メモリ１中任意の４×４のブロックＳの画像データ
を読み出し、これを前述プロセッサ・ユニット２で処理
した後に、任意の４×４のブロックＴに転送する場合の
処理について説明する。

第５図及び第６図上の４×４のます目は、４×４の１６
個のメモリ・エレメント１ａを区切るます目である。こ
の１６個のメ干り・エレメント１ａに仮にＡａ、Ａｂ、
　・−、Ｂａ、Ｂｂ、・−・Ｃａ、−Ｄｃ、Ｄｄと名前
をつける。まず最初に４×４のブロックＳを読み出す場
合、１６個のメモリ・エレメント１ａの内、メモリ・エ
レメントＤｄには（ローアドレス、カラムアドレス）と
して（Ｎ、Ｍ）が与えられる。メモリ・エレメントＤｂ
、Ｄｃ、Ｄｄには（Ｎ、Ｎ＋１）、メモリ・エレメント
Ａｄ、Ｂｄ、Ｃｄには（Ｎ＋１．Ｍ）残りのメモリ・エ
レメントには（Ｎ＋１．Ｎ＋１）が与えられる。これは
前述したローアドレス・ジェネレータ４．カラムアドレ
ス・ジェネレータ５により発生される。又、４×４のブ
ロックＳの端点Ｕの位置が定まれば、その水平方向と垂
直方向の位置アドレスを４で割り、その余りの数ｎ。

ｍにより、メモリ・エレメントＡａＮＤｄまでに割りつ
けるローアドレス・カラムアドレスは一意的に決まる事
は明らかである。仮にＵの位置アドレスｕ　（Ｙ、Ｘ）
とすると、Ｙ＝４Ｎ＋ｎ　（ｎ＝０．１，２．３）Ｘ＝４Ｍ＋ｍ　
（ｍ＝ｏ、１，２．３）例えば、アドレス・ジェネレー
タ４．５ではＭ。

Ｎの情報とｍ、ｎの情報をルックアップテーブル等に入
力し、メモリ・エレメントＡ　ａ　−Ｄ　ｄに与えるア
ドレスを出力するような構成も考えられる。この時出力
はＭ、Ｎ、Ｎ＋１．Ｎ＋１のいずれかである事は、前述
の説明より明らかである。

又、この性質を利用して、第７図のように、ルックアッ
プテーブルにｎｌ又はｍを入力し、この値に応じて０．
１を出力し、メモリ・エレメントＡ　ａ　＝　Ｄ　ｄに
与えるアドレスＮまたはＭをインクリメントするかしな
いかの制御を行えは良い。

ローアドレス・ジェネレータ４ではｎ、Ｎをイ吏用し、
カラムアドレス・ジェネレータ５ではｍ、Ｍを使用する
。

このようにして、４×４の１６個のメモリ・エレメント
に前述したようにアドレス・ジェネレータ４，５よりア
ドレスが与えられて、同時に１６個のデータを得る事が
できる。

この１６個のデータは、プロセッサ・ユニット２におい
て、何らかの処理をされ、又は何も処理されないで、再
び第５図に示す４×４のブロックＴに転送される。しか
しながら、１６個のメモリ・エレメントＡ　ａ　”−Ｄ
　ｄから読み出された画像データそれぞれが必ずしも同
じメモリ・エレメントＡａ−Ｄｄに転送されるとは限ら
ない。第５図の４×４のメモリブロックＳが４×４のメ
モリブロックＴに転送される場合には、４×４のメモリ
ブロックＳのうちメモリ・エレメントＡａから読み出さ
れたデータは、メモリ・エレメントＤＣに転送されなけ
ればならない。

では、４×４のメモリブロックＳ、Ｔがその端点ｕ、ｖ
を任意の位置（ｙ、ｘ）、（ｙ’　、ｘ’）を有してい
る時に、メモリ・エレメントＡａ〜Ｄｄの１６個の読み
出しデータがメモリ・エレメントＡａＮＤｄのどのメモ
リ・エレメントに書き込まれれば良いのか説明する。

第５図のようにＹ　　＝４Ｎ＋ｎ　（ｎ＝０．１，２．．３）Ｘ　　−
４Ｍ＋ｍ　（ｍ＝０．１．２．３）ｙ’　＝４Ｐ＋Ｐ　
（ｐ＝ｏ、１．２．３）Ｘ’　＝４Ｑ＋ｑ　（ｑ＝Ｏ，
’１．２．３）と表わせる時に、ｐ−ｎ＝４ｙ’　＋ｙ　　（ｙ’　＝−１，。

ｙ＝Ｑ、１．２．３）・・・■ ｑ−ｍ＝４ｘ’　＋ｘ　　（ｘ’　＝−１，０ｘ＝ｏ、
１，２．３）・・・■ なるｘ、ｙを求める。

まず（Ａａ、Ａｂ、Ａｃ、Ａｄ）からなる行配列Ａを右
方向にＸ回ローテーションする。これを行配列Ａ′と名
付ける。同様に行配列Ｂ、Ｃ，Ｄを右方向にＸ回ローテ
ーションしたものを行配列Ｂ’　、Ｃ’　、Ｄ’　と名
付ける。

次に行配列Ａ’　、Ｂ’　、Ｃ’　、Ｄ’　より成る配
列（ＡＢＣＤ）’　を下方向にｙ回ローテーションする
。

第５図の場合には、第５図によりｎ、ｍ、ｐ。

ｑは３，３，２．１なのは明らかなので■、■式％式％得る。故に前述の説明より次の行列を得る。

右方向に２回ローテーションすると、行配列Ａ’　＝　（Ａｃ、Ａｄ、Ａａ、Ａｂ）Ｂ’　　＝　　
（Ｂｅ、　　Ｂｄ、　　Ｂａ、　　Ｂｂ）Ｃ’　　＝　
　（Ｃｃ、　　Ｃｄ、　　Ｃａ、　　Ｃｂ）Ｄ’　　＝
　　（Ｄａ、　　Ｄｄ、　　Ｄａ、　　Ｄｂ）下方向に
３回ローテーションすると、（Ｂｅ、Ｂｄ、Ｂａ、Ｂｂ）（Ｃｃ、Ｃｄ、Ｃａ、Ｃｂ）（Ｄｃ、Ｄｄ、Ｄａ、Ｄｂ）（Ａｃ、Ａｄ、Ａａ、Ａｂ）　　　・”■この行列■を
下の基本配列■と対比させて考えて見ると、Ａａ、Ａ、ｂ、Ａｃ、ＡｄＢａ、Ｂｂ、Ｂｅ、ＢｄＣａ、Ｃｂ、Ｃｃ、ＣｄＤａ、Ｄｂ、Ｄｃ、Ｄｄ　　　−基本配列■基本配列■
はメモリ・エレメントＡ　ａ　−Ｄ　ｄの読み出しデー
タを順に左から右、上から下と並べて２次元配列しただ
けのもので、行列■は、メモリ・エレメントＡａ〜Ｄｄ
に書き込むべきデータを順に並べて２次元配列したもの
に相当する。即ち、例としてメモリ・エレメントＡａか
ら読み出されたデータは、配列■を見ると、４行目３列
目に書き込まれる。これを基本配列■を参照すると４行
目３列目にＤＣとなってし）るので、メモリ・エレメン
トＤＣにメモリ・エレメントＡａの読み出しデータが書
かれれば良い事がわかる。

補足説明すると、第５図上のメモリ・エレメントＡａの
読み出しデータがＤＣの位置に書き込まれれば良い事は
容易に気がつくが、このＡａからＤＣの位置への変位は
、位置アドレスＵからＶへの変位に等しい。又、メモリ
・エレメント１ａの構成が４×４なので、水平方向、垂
直方向の位置を共に４で割った余りが、メモリ・エレメ
ントの変位ｘ、ｙと考えて良い。例えばＵ、Ｖの変位が
４の倍数であれば、変位ｘ、ｙはＯになり、あるメモリ
・エレメントから読み出したデータは、処理が行なわれ
た後に、同じメモリ・エレメントに書き込まれるわけで
ある。

以上の処理のハードウェア化について簡単に説明する。

第８図は、４×４の１６個のメモリ・エレメント１ａよ
りなるメモリ・エレメント１０から同時に読み出したデ
ータが、プロセッサ・ユニット２で処理され、そのデー
タをそれぞれ４要素ずつＸ変位ローデータ８１において
Ｘの数だけローテーションを行う。その後にｙ変位ロー
データ８２によってｙの数だけローテーションを行い、
それぞれをＡａ〜Ａｄ、ＢａＮＢｄ、Ｃａ−Ｃｄ、Ｄａ
　ＮＤｄのメモリ・エレメント１ａに書き込む構成にな
っている。

尚、ｙ変位ローデータ８２は、入力がそれぞれ４要素の
データなので、Ｘ変位ローデータ８１と　　−全く同じ
もの４つで構成できる事は言うまでもない。又、前記ロ
ーデータは、メモリデータの深みと同じビット数の深み
を持っても良いし、１ビツトの深みのものをメモリデー
タの深みと同じ数だけ使用しても良い事も言うまでもな
い。又、ローデータはシフトレジスタやバレルシフ５夕
等を使用できる事は容易に推察できる。

さらに−膜化して考えてみると、メモリブロックをｋｘ
、Ｑのサイズにした場合には、メモリ・エユニット１０
の構成もｋｘＪｌになる。この場合に、任意の位置にあ
るｋｘＪｌのメモリブロックＳをプロセッサ・ユニット
２で処理した後に、任意の位置のｋｘｕのメモリブロッ
クＴに転送する場合に、Ｙ＝ｋＮ＋ｎ　　（ｎ＝ｏ、　　１．　　・　、　　ｋ
−１）Ｘ＝！；ＬＭ＋ｍ　　（ｍ＝ｏ、　　１．−、ｎ
　−１）（Ｎ、Ｍ、Ｐ、Ｑは０，１，２．３・・・）Ｙ
’＝ｋＰ＋ｐ　（ｐ＝ｏ、１．・・・、に−１）ｘ’＝
見Ｑ＋ｑ　　（ｑ＝０．　１．　　・・・、ｑ−１）但
し、Ｓの端点の位置アドレスを　（Ｙ、Ｘ）、Ｔの端点
の位置アドレスを（Ｙ′、Ｘ’）・・・（１０）なるｎ９ｍ、ｐ、ｑを求め、ｐ−ｎ＝Ｋｙ＝＋ｙ（Ｙ　−−１，０，ｙ−０，，１，２，’３．・・・、
に−１）ｑ−ｍ＝すｘ′＋ｘ（ｘ′−−１，０，ｘ−０，１，２，３，・・・、見−
１）・・・（１１）なｘ、ｙを用いて、例えば第８図のようなＸ変位ローデ
ータ８１、ｙ変位ローデータ８２を使用して処理を行え
ば良い。この場合、Ｘ変位ローデータ８１は、す個の人
力を持ち、０〜文−１までのシフトができる。ｙ変位ロ
ーデータ８２は、ｋ個の入力を持ち、０〜に−１までの
シフトができる。しかも、ｙ変位ローデータ８２のに個
の入力はそれぞれす個の要素をもつため、人力１要素の
ローデータが２個の構成となる。

第１０図に示すように前述のｋ”ｘＪＪ′のブロックの
同時アクセスのためのメモリ・エレメントのアクセス制
御について説明する。

ｋ′ｘｆｌ＝のブロックの端点ｉの位置アドレスを（ｆ
、ｇ）と仮定する。前述の式（１０）に従いアクセスす
るメモリをリードする場合は、Ｙ。

Ｘにｆｌｇを代入し、アクセスするメモリにライトする
場合は、Ｙ′、Ｘ′にｆ、ｇを代入する。

その結果を式（１１）に代入してｙ、ｘを求めると、第
７図、第８図に示した実施例をｋｘＪＪに一般化したも
のにもそのまま適用できる。

又、この際に、ｋｘ、ｌのメモリ・エレメントのうち、
ｋ’ｘｌ’のメモリ・エレメントのみをチップイネーブ
ルにする。このイネーブルにするチップはに′ｘ文’の
端点ｉの（ｆ、ｇ）の位置アドレスさえ決まれば、式（
１０）よりｎ、ｍ、又はｐ、ｑが一意的に決まり、アク
セスすべきｌｃ’ｘ、［’個のメモリ・エレメントも一
意的に決まる。

ところで、今まで説明した様にｋｘｆｌのメモリ・エレ
メントから成るメモリ構成において、リードアクセス側
をに′ＸＵ′のブロックを同時にアクセスし、ライト側
をｋ”Ｘｆｌ”のブロックを同時にアクセスする場合も
（但し、０≦ｋ　”≦に、Ｏ≦す≦Ｕ）考えられるが、
これも今までの説明と同様である。この場合のメモリ・
エレメントに与えるチップイネーブルの制御の実施例を
第１４図に示す。

ｋ”ｘｕ’、ｋ”×見”のブロックの端点の位置アドレ
スを（ｙ、ｘ）、（ｙ′、ｘ’）とする時に、式（１０
）よりｎ、ｍ及びｐ、ｑが求まる。このｎ、ｍ及びｐ、
ｑはセレクタのデータ入力に入力される。さらにセレク
タの選択制御信号として、メモリアクセスのリードライ
ト信号Ｒ／Ｗが入力され、リートの時にｎ１ｍを選択出
力し、ライトの時にｐ、ｑを選択出力する。

同様にブロックサイズ、ｋ′、ｆｌ′及びに°。

文°′もセレクタに人力され、Ｒ／Ｗ信号が選択制御信
号として人力されている。リード時には、ｋ′、ｕ′を
選択出力し、ライト時にはに゛。

旦°゛が選択出力される。ところで、アクセスするメモ
リ・エレメントはリード側のｎ、ｍ、に’。

見′、又はライト側のｋ”、す”、ｐ、ｑが定まれば一
意的に決まる事は明白なので、セレクタから出力された
これらのデータはルックアップテーブルに入力し、それ
ぞれｋｘＪｌのメモリ・エレメントのうちアクセスする
メモリを制御する信号を出力する。

ところでプロセッサ・ユニット２で処理する前後の画像
メモリ１が別のメモリで、しかもそのメモリ構成がそれ
ぞれｋＸ文、ＫＸＬの場合には、第１５図の様に、２つ
のルックアップテーブルを用いれば良いことは容易に推
察できる。この場合ルックアップテーブル１５１とルッ
クアップテーブル１５２は別の内容のテーブルとなる。

又、ｋ＝に、ｕ＝Ｌとなっても全く問題はない。以上前
述したよう−な構成をすれば、アクセスするメモリ・エ
レメントをｋｘＪＪ［のメモリ・エレメント全部としな
いで、一部マスクする事途可能である。モしてｋＸｉの
メモリ・エレメントの構成は最大必要とするｋＸ又の大
きさに設定すれば良い。

次にメモリ・エレメントをどのようにアクセスして前画
面全体にあたる画像データすべてを処理するか、即ち全
メモリデータのアクセスのスキャン方法について説明す
る。

例えばアクセスする隣接するｋＸｕ；Ｌのブロックの端
点Ｕの位置アドレス、つまり垂直方向で端から、０から
順に数えた時の番号なＹとし、水平方向で端から、０か
ら順に数えた時の番号をＸとした時のＹ、Ｘが定まった
場合のメモリのアクセスの仕方は、すでに説明した。そ
れでは、このＸ。

Ｙをどの様な順番でスキャンして全画像を処理す３するかの実施例を説明する。

（第１例）ｋＸｕのメモリ・エレメントをアクセスするための画像
データの位置アドレスＹ、Ｘをそれぞれに、見の整数倍
ずつ増減させてスキャンする方法で、例えばはじめにＹ
、ＸをＯに設定し、Ｘを順次文ずつ増やす。水平方向の
終点までＸを増やしたら、次はＸを０に設定し直し、Ｙ
をに増やしてまたＸを文ずつ増やす。これをシーケンシ
ャルに繰り返して全画面又は画面の一部をスキャンする
。仮りにこれを第１シーケンシヤルスキヤン方式と名付
ける。

（第２例）又、Ｘ、Ｙの増減を前述のようにシーケンシャルに行わ
ないで、画像全画面のあちらこちらの連続するｋＸ、Ｑ
のブロックをとびとびにアクセスし、しかもそのアクセ
スする時のＸ、Ｙかに１文の整数倍の変位である時に、
仮りにこれを第１ランダムスキヤン方式と名付ける。

（第３例）ｋｘｆＬのメモリ・エレメントをアクセスするための画
像データの位置アドレスＹ、Ｘをそれぞれ整数ずつ増減
させてスキャンする方法で、例えばはじめにＹ、ＸをＯ
に設定し、Ｘを順次１ずつ増やす。水平方向の終点まで
Ｘを増やしたら、次にＸを再びＯに設定し直し、Ｙを１
増やしてからＸを１ずつ増やしていく。これをシーケン
シャルに繰り返して全画面又は画面の一部をスキャンす
る。これを仮に一第２シーケンシャルスキャン方式と名
付ける。この場合、同じメモリデータを何度もアクセス
される。

（第４例）又、Ｘ、Ｙの増減を前述のようにシーケンシャルに行わ
ないで、画像全画面のあちらこちらのｋＸｌのブロック
をとびとびにアクセスし、全Ｘ、Ｙについてこれを実行
する。又は画面全画面の内、連続する一部分全部のＸ、
Ｙについて実行。それがランダムである時に、これを第
２ランダムスキヤン方式と仮りに名付ける。

（第５例）ｋｘ、Ｑのメモリ・エレメントを有するメモリ構成にお
いて、アクセスするメモリブロックが１（′ｘ文′の時
に、（１≦に′≦に、１≦す′≦見）位置アドレスＹ、
Ｘをに′１文′の整数倍ずつ増減させてこれをシーケン
シャルに繰り返して全画面をスキャンする方式を第１シ
ーケンシヤルスキヤン方式と区別して、ブロックワイズ
・シーケンシャルスキャン方式と名付ける。

（第６例）又、Ｘ、Ｙの増減を（第５例）のようにシーケンシャル
に行わないで、画像全画面のあちらこちらの連続するに
′Ｘｕ’のブロックをとびとびにアクセスし、そのＹ、
Ｘかに’ｘ、Ｑ’の整数倍の変位である時に、仮りにこ
れをブロックワイズ・ランダムスキャン方式と名付ける
。

（第７例）メモリ・エレメントのｋＸＪＪのメモリ構成に関係なく
、シーケンシャルにスキャンするもの、例えば任意の数
ｄ′、ｆ’おきにＸ、Ｙを変化させてスキャンするもの
を、単にシーケンシャルスキャン方式と呼ぶ。

（第８例）（第７例）でランダムにスキャンする場合や（第４例）
の場合でも、全てのＸ、Ｙの組み合わせについてメモリ
アクセスを行わない場合に、単にランダムスキャン方式
と呼ぶ事にする。

以上のように数々のスキャン方式が考えられるが、これ
とは別に、メモリアクセスには、リード側のメモリアク
セスがあり、このリード側のメモリアクセスのスキャン
方式とライト側のメモリアクセスのスキャン方式が一致
するとは限らない。

又、このスキャン方法はリード側が決まれば、ライト側
のアクセスするＸ’、Ｙ”はプロセッサ・ユニット２の
処理内容で決まる。又、ライト側のスキャン方法を先に
決めてもよい。この場合はリード側のスキャンは処理内
容で決まる。

又、リード側とライト側でのアクセスするブロックサイ
ズに’、Ｕ′が異なる事もあれば、メ干り・エレメント
構成ｋＸｆｌのサイズが異なる事もある。

以上の説明を基にプロセッサ・ユニット２としてアレー
ブプロセッサ・ユニットを用い、空間フィルタ処理を行
う後述実施例の場合のスキャンの方式の一例についで説
明する。

まず後述実施例では、入力ｍ″×ｎ″画素領域出力をｋ
　”’　ｘ　４１　”’画素領域とするが、この場合に
は出力側１画面全ての出力を得るためには、入力端のｍ
″ｘｎ″の読み出し画素領域を全画面に対して水平方向
に′　、垂直方向旦゛°°単位ずつずらしてスキ・ヤン
すれば良い。又、この際にｍ″ｘｎ″’、ｋ”’　ｘ文
゛°°の画素領域のうち、左上端の画素の位置を（Ｙ、
Ｘ）、（Ｙ′。

ｘ′）とすれば、Ｙ、Ｘはそれぞれｋ”’。

立゛°°ずつ縦方向、横方向のアドレスを増減させて、
全メモリアドレスをスキャンすれば良い。

この場合、リード側のメモリスキャンはのシーケンシャ
ルスキャン方式に相当し、ライト側のメモリスキャンは
ブロックワイズ・シーケンシャルスキャン方式となる。

又、ライト側のメモリ構成自体がｋ　”’　ｘ　ｌ　”
’個のメモリユニットで構成されていれば、第１シーケ
ンシヤルスキヤン方式前述の如くして、原画上の矩形領
域ｍ画素×ｎ画素に対応する画像メモリ上の画像データ
に同時にアクセスをかけ、各画素にそれぞれ１個の演算
素子（プロセッサ・エレメンと、以下ＰＥと記す）を対
応させたｍｘｎ個のＰＥよりなるアレープロセサユニッ
ト（アレープロセッサ・ユニッと、以下ＡＰＵと記す）
に画素データを取り込んだ後に、ＡＰＵにて空間フィル
タ演算処理を施して結果を出力する過程を説明する。

第１８図は原図に対応する人力ブロック１８１及び各画
素１８１ａとＡＰＵ１８２及びＰＥ１８２ａ、並びに出
力画素ブロック１８３と各画素１８３ａの対応を示す図
である。ここで、ｍ＝ｎ＝４である。よって、入力端メ
モリの１６画素分のデータを同時にアクセスしてＡＰＵ
に取り込む。

ＡＰＵは１６個のＰＥより構成される。ＡＰＵは３画素
×３画素の領域での空間フィルタ演算を施し、２画素×
２画素の４画素よりなる出力側メモリのブロックに出力
する。

ここで、ＡＰＵ内の各ＰＥは４×４の画素に対応し、正
方格子状に４×４＝１６個で構成されている。行方向及
び列方向にそれぞれ順に番号をっけ、その組合わせで、
第１９図に示すように、各ＰＥに（行番号、列番号）と
いった表現をすることにより各ＰＥの区別をする。

ここで、空間フルタ演算とは、例えば、第２０図に示さ
れるような係数マトリクスを用いて、それぞれ対応する
画素毎に各係数と積をとり、その総和を中心位置に対応
するメモリに出力するものである。第２１図を用いて説
明すれば、（１，１）、（１，２）、（１，３）、（２
，１）、　（２，２）、（２，３）、　（３，１）、（
３，２）、（３，３）で構成される３×３の領域に対し
ては、（２，２）が演算を行い、他のＰＥよりデータを
受は取り、空間フィルタ演算を行う。同様に、（１，２
）　、　（１，３）、（１，４）、（２，２）、（２，
３）、（２，４）、（３，２）、（３，３）、（３，４
）で構成される３×３の領域に対しては、（２，３）が
空間フィルタ演算を行い、（２，１）、（２，２）、　
（２，３）、　（３，１）、（３，２）、（３，３）、
（４，１）、（４，２）、（４，３）で構成される３×
３の領域に対しては（３，２）が空間フィルタ演算を行
う。また、（２，２）、（２，３）、　（２，４）、（
３，２）、（３，３）、（３，４）、（４，２）、　（
４，３）、（４，４）で構成される３×３の領域に対し
ては、（３，３）が空間フィルタ演算を行うのである。

ここで、空間フィルタ演算を行う（２，２）、（２，３
）、（ｊ４）、（３３）のＰＥは、例えば第２１図に示
されるような回路を具備し、これをもつって前記空間フ
ィルタ演算を実現する。第２１図の回路は、隣接する８
つのＰＥよりのデータを加算器２２１〜２２７で全て加
算し、シフタ２２８で１／８倍して、減算器２２９で注
目画素となるこの回路をもつＰＥ自体の取り込んだ値を
遅延回路２３１で遅延したものとの差をとり、加算器２
３０で減算器２２９の出力する差とＰＥ自体の取り込ん
だ値を更に遅延回路２３２で遅延したものとの和をとる
ことにより空間フィルタ演算を実行するものである。こ
れにより、４×４画素領域を人力し、２×２画素領域に
出力してゆくものである。

また、説明では４×４画素領域を人力に、２×２画素領
域を出力に、空間フィルタを３×３画素領域として説明
したが、これに限るものではなく、入力をｍｘｎ画素領
域、出力をｋｘ文画素領域、空間フィルタをｐｘｑ画素
領域（但し、ｍ≧に＋ｐ、かつｎ≧ｕ＋ｑ）とできるこ
とは明らかである。また、空間フィルタの係数も第２０
図に限るものではなく、係数マトリクスに対応した処理
回路を具備するＰＥを用いることにすればよい。

以上説明したように、従来１出力画素毎に繰り返してい
た処理を、同じサイクルで複数の出力画素に対して処理
結果を出力するため、非常に高速な処理が可能となる。

また、入力端の連続する近傍画素を一度に入力すること
により、空間フィルタ演算を１サイクルで実行でき、か
つ、複数の出力画素に対して空間フィルタ演算出力を同
時に可能であるといった点で効果がある。

又、入力データを同時に複数アクセスして処理すること
により、データを１つずつアクセスするより、処理の実
行速度が速くなるのみならず、各ＰＥ間でデータの授受
を行うことで同時にアクセスするデータの間の相関関係
をも考慮した演算（空間フィルタ演算、色処理等）を１
回の入力データアクセスで実行できるという利点も有す
る。

後述する本発明の他の実施例においては、画像の拡大処
理をプロセッサ・ユニット２において行うが、リード側
とライト側との画像メモリを構成するメモリ・エレメン
トの数ｋｘ、Ｑ、ＫＸＬについては限定しない。又、リ
ード側とライト側とでアクセスする画素のブロックサイ
ズに′ｘ、ｕ’、Ｋ′×Ｌ′についても限定しない。し
かしながら、プロセッサ・ユニット２で行う画像の拡大
処理により、リード側アクセスサイズに′ｘＪＪ′を拡
大したサイズが、最大の縦・横変倍率なα、βとした時
に、Ｋ≧αに′、Ｌ≧β交′を満足しなければいけない
事は容易に推察できる。

拡大処理について説明する。第２２図に示すように、プ
ロセッサ・ユニット３１２はアドレス生成部３１３と演
算回路部３１５よりなり、制御回路３１１の制御に従っ
て動作する。アドレス生成部３１３は、演算回路部３１
５内にある各プロセッサ・エレメントが出力する出力側
画像メモリ３１７に対応した画像データを、算出するた
めに必要とする入力画像データを保持している入力端画
像メモリ３１６の開始アドレスを生成する。演算回路部
３１５は該開始アドレスを画像領域の一端とするデータ
領域の画像データを全て取り込む。

各プロセッサ・エレメントは、取り込んだデータの中か
ら、演算結果を出力する出力側画像メモリ３１７の位置
に対応する入力データを選択し、２次元補間演算を施し
て出力するものである。

以下、もう少し詳細に説明する。説明の都合上、プロセ
ッサ・ユニット３１２は主走査方向に４列、副走査方向
に４行の構成、即ち１６個のプロセッサ・エレメントよ
り構成されているものとする。入力側画像メモリ３１６
は常に主走査方向に５列、副走査方向に５行の構成、即
ち２５画素領域のデータを同時にプロセッサ・ユニット
に対して出力する。この際、どの５×５の領域のデータ
を出力するかは、前記アドレス生成部３１３より指示さ
れるものである。第２３図に従ってアドレス生成部の説
明を行う。レジスタ３２１には、主走査方向倍率の逆数
の４倍の値が予め制御回路３１１よりセットされる。ま
た、レジスタ３２２には、副走査方向倍率の逆数の４倍
の値が予め制御回路３１１によりセットされる。また、
ラッチ３２５は副走査方向の動作同期信号により雫にク
リアされ、主走査方向の動作同期信号３２７で加算器３
２３の出力を取り込む。加算器３２３は主走査方向の動
作同期信号３２７で、レジスタ３２１の保持する値とラ
ッチ３２５の保持する値とを加算して出力する。これに
より、主走査方向の動作同期によって、ラッチ３２５が
出力する値は主走査方向倍率の逆数の４倍の値づつ増大
し、副走査方向の動作同期が入る度に０にクリアされる
。レジスタ３２２．加算器３２４．ラッチ３２６も、レ
ジスタ３２１．加算器３２３．ラッチ３２５の動作で、
主走査動作同期を副走査動作同期に、副走査動作同期を
ページ同期に置換えると全く同様に動作する。ラッチ３
２５及びラッチ３２６の出力をもって、入力端画像メモ
リ３１６の５×５の画素領域を指示する信号とする。入
力端画像メモリ３１６は、該アドレス位置から主走査方
向に５画素及び副走査方向に５画素の領域の２５画素分
のデータを出力するものである。出力側画像メモリ３１
７のアドレスに関しては、主走査動作同期に従って、出
力側画像メモリ３１７の主走査方向に４画素分のアドレ
スを増加させ、副走査動作同期に応じて副走査方向に４
画素分のアドレスを増加させるものである。

プロセッサ・ユニット３１２内のアドレス補正部３１４
は、演算回路部３１５内の１６個の各プロセッサ・エレ
メントに対して、入力された２５画素分のデータのうち
適切な４画素分のデータなセレクトし、かつ補間演算用
の補間係数を与えるためのアドレス補正信号を生成する
。

第２４図はプロセッサ・ユニット２の構成を示しており
、３３１は第２３図で説明したアドレス生成部３１３そ
のものである。３３２は第２３図で説明した回路と同様
の回路で構成されているが、主走査方向のレジスタ３２
１は、主２は主１よりも主走査方向の倍率の逆数分だけ
常に大きな値をもち、主３は主２より、主４は主３より
それぞれ同様に大きな値をもつ。一方、副走査方向のレ
ジスタ３２２には副走査方向の倍率の逆数分だけ、副４
は副３より、副３は副２より、副２は副１よりも大ぎな
値をもつものである。また、主２〜主４及び副２〜副４
は人カニリアの２５画素のどの４画素を選択すべきかを
示す信号として用いる。例えば、主走査方向に２．５倍
、副走査方向に１．５倍の拡大を行う場合を考えると、
主１は１．６００　（＝４Ｘ１／２．５）づつカウトア
ップし、副１は２．６６６　（Ｌｒ４Ｘ１／１．５）づ
つカウントアツプし、主１及び副１のカウンタの整数部
を用いて、入力端画像メモリ３１６の２５画素の領域の
開始アドレスとして用いる。また、主１の出力の小数部
はプロセッサアレイの１列、即ち、第２４図の（１，１
）。

（２，１）、（３，１）、（４，１）の４個のプロセッ
サ・エレメント（ＰＥ）に対して主走査方向の補間体・
数データとして用いられる。副１の出力の小数部はプロ
セッサアレイの１行、即ち第２４図のＮ、ｔ）、（１，
２）、（１，３）、（１，４）の４個のプロセッサ・エ
レメントに対して副走査方向の補間係数データとして用
いられる。主２、主３、主４は各々の値の間に０．４０
０　（＝１／２．５）づつカウント量に差があり、副２
、副３、副４は各々の値の間に０．６６６（〜１／１．
５）づつカウント量に差がある。また、これらのカウン
トを記憶するラッチは整数部が毎回クリアされ、小数部
は累積される。主２〜主４は各々プロセッサアレイの２
列〜４列の各プロセッサ・エレメントに整数部及び小数
部を出力し、副２〜副４は各々プロセッサアレイの２行
〜４行の各プロセッサ・エレメントに整数部及び小数部
を出力する。各プロセッサアレイは対応する主走査方向
のラッチ３２５及び対応する副走査方向のラッチ３２６
からの整数部をもって、入力端画像メモリ３１６からの
２５画素のデータから４画素を選択し、小数部をもって
補間係数として２次元の内挿補間を行って、対応する出
力側画像メモリ３１７に補間演算結果を出力するもので
ある。出力側画像メモリ３１７は、常に４画素×４画素
の１６画素の領域を単位としてアクセスされ、各ＰＥが
その１６画素の１個に対応付けられているものである。

第２５図は各ＰＥが１個づつ持つ２５画素から４画素を
選択する選択回路を表わしており、第２６図は第２５図
の選択回路の構成例を示し、選択回路が主走査選択器３
５１〜３５５と副走査選択器３５６，３５７より構成さ
れることを示しており、第２７図は各主走査選択器及び
副走査選択器の構成例を示し、各主走査選択器及び副走
査選択器が２個の４人力１出力の選択器３６１゜３６２
で構成できることを示している。又、主１及び副１から
の整数部は常にＯの値を各１列及び１行のＰＥに出力し
ているものである。これにより、各ＰＥ　（ｉ、ｊ）は
、主ｉ、副ｊの整数部の出力（Ｉ、Ｊ）に対して４人力
の１番目とＩ＋１番目及び５番目とＪ＋１番地を選択す
るものである。これにより、ＰＥ　（ｉ、ｊ）は２５画
素のうち　［Ｉ、　　　Ｊｌ、　　　［Ｉ＋１．　　　
Ｊ　　コ　、　　　［Ｉ、　　　Ｊｌ１］　・、［Ｉ＋
１．Ｊｌ１］を４画素として選択するものである。

次に第２８図の二次元線形補間回路上おいて、４画素の
各人力値を■［１，Ｊｌ　＋　ｖ［＋、　Ｊや、１゜■
［＋４１．　Ｊｌ　＋　ｖ［＋４１．　Ｊｕｌコ　とし
、主走査及び副走査の補間係数をそれぞれα、βとする
と、これらは主１〜４及び副１〜４の対応する小数部出
力として与えられ、（１−β）（１−α）Ｖ［１，Ｊ］＋αＶ　［１＋１．
Ｊｌ　）＋　β　　（（１−α　）　　　Ｖ［１，Ｊ　
◆鵞　Ｊ　　＋　α　Ｖ　　［１４１，Ｊ＋Ｉ］　　　
）を演算し、補間出力するものである。（０≦α。

β〈１）以上、プロセッサ・ユニット３１２の動きを説明したが
、入力端画像メモリ３１６とプロセッサ・ユニット３１
２と出力側画像メモリ３１７の画素エリアの対応は第２
９図に示すような関係となる。即ち、プロセッサ・ユニ
ット３１２のプロセッサ・エレメントの数は出力側画像
メモリ３１７の画素数に等しく、入力側画像メモリ３１
６の演算に用いられる画像エリアの画素数は、プロセッ
サ・ユニット３１２のプロセッサ・エレメントの数より
少なくなる。

以上説明した如く木実流側によれば、従来１出力画素毎
に繰り返していた処理を同じサイクルで複数の出力画素
に対して処理結果を出力するため、非常に高速な処理が
可能となる。

また、入力端の連続する近傍画素を一度に大力すること
により、補間演算を実行することが可能となるメリット
も有する。

［第２の実施例］同時にｋｘｌ個のデータをアクセスするためのｋＸｕ個
のメモリ・エレメントへの画像データの割り付けの第２
の実施例について説明する。

第１６図は画像１画面の上方をデータに置き換えた状態
を示す図で、これを水平方向旦等分に分割し、垂直方向
に等分に分割する。この時にｋＸｕに分割されたエリア
を説明のために、（０，０）、（ｏ、１）、・・・（０
，旦）、・・・、（ｋ２旦）とすると、この１つ１つの
エリアを第１７図に示すように１つ１つのメモリ・エレ
メントに割り付ける。割り付は方は、第１６図に示す破
線斜線の部分を、各々のメモリ・エレメントの０番地に
割り付け、次に隣りの画像データを各々のメモリ・エレ
メントの１番地に割り付け、同様にエリア内の１ライン
すべての割り付けが終わったら、２ライン目を同様に左
から右へと割り付け、すべての画像データを割り付ける
。すると、ｋｘ！；１個の全てのメモリ・エレメントに
対し、第４図に示すローアドレス・ジェネレータ４、及
びカラムアドレス・ジェネレータ５が与えるアドレスが
全て同一である時に、第１６図に示す斜線部のように、
とびとびの画像データを一度にアクセスする事ができる
。

この様な構成をとる事により、あるアドレスを指定して
画像メモリ１をリードして、プロセッサ・ユニット２に
おいて処理を受けた後に、ｋｘｌ１個のメモリ・エレメ
ント１ａにライトする際のアドレスを変える事なく、デ
ータを書き込める可能性が生じる。例えば、第１６図に
示す様に、前記エリアがＫＸＬの画素データで構成され
る場合に、画像１画面中の１部分を水平方向にＬの整数
倍、垂直方向にＫの整数倍の変位の移動や転送等の処理
を行う場合にはリードアドレスとライトアドレスは同一
で構わない。このために、ローアドレス・ジェネレータ
４．カラムアドレス・ジェネレータ５等のアドレス制御
関係の負荷が極端に減る。

この移動や転送の処理はプロセッサ・ユニット２におい
て処理される。プロセッサ・ユニット２には、第１６図
に示す破線斜線で示す様にｋＸｕ個の画像データ、それ
も画面全体にわたる画像データが人力され、そのデータ
の１つ１つは水平方向と垂直方向にり、にの整数倍の変
位をもっているので、プロセッサ・ユニット２内でｋｘ
、９個のデータの交換や移動転送を行い、メモリ・エレ
メントの全アドレスについて、０から順番にシーケンシ
ヤルに処理を実行すれば良い。この結果、画面全体での
処理ができる。

本実施例中、ｋＸｕ個のメモリ構成を例えばＩＸＪｌ、
ｋｘｌ等の構成にして、画像１画面中の水平１ライン、
又は垂直１ラインを各メモリ・ユニットに割り付ける事
により、プロセッサ・ユニット２における処理が画像１
ライン分のヒストグラム演算や、−次元フーリエ変換等
の各種画像処理に適応できる事は類推できる。又、複数
画素同時アクセスの際に、画像１画面中のデータをどの
メモリ・エレメントのどの番地に割りつけるかを限定す
るものではない。

「発明の効果」本発明により、所定領域内にある画像データの相関関係
のある画像処理を高速に並列処理する画像処理装置を提
供できる。

【図面の簡単な説明】

第１図は本実施例の画像処理装置の構成を示す図、第２図は画像１画面をメモリ・エレメントの番地に対応
させる図、第３図は４Ｘ４個のメモリ・エレメントから成るメモリ
全体を示す図、第４図はメモリとそれに与えるアドレス生成器の図、第５図は画像の一部分を示す図、第６図は画像一部分のメモリ割り付けを示す図、第７図はメモリアドレスの制御回路を示す図、第８図は
画素データ制御のブロック図、第９図（ａ）、（ｂ）は
本実施例の他の画像処理装置の構成を示す図、第１０図は画像１画面を示す図、第１１図はｋｘｆ１個のメモリ・エレメントを示す図、第１２図、第１３図は１個のメモリ・エレメントを示す
図、第１４図、第１５図はメモリ・エレメントアクセスの制
御回路を示す図、第１６図は画像１画面を示す図、第１７図はｋｘす個のメモリ・エレメントを示す図、第１８図は入力側メモリの人力画素エリアサイズ及び出
力側メモリの出力画素エリアサイズとブす図、第１９図はプロセッサ・ユニットを構成する各プロセッ
サ・エレメント間におけるデータの受渡しを示す図、第２０図はプロセッサ・ユニットで実行される空間フィ
ルタ演算の係数マトリックスを示す図、第２１図は空間
フィルタ演算を行う回路の構成側図、第２２図は拡大処理時のブロック概念図、第２゛３図は
プロセッサ・ユニットのアドレス生成部の構成図、第２４図はプロセッサ・ユニットの内部のブロック概念
図、第２５図は各プロセッサ・エレメント内のデータ選択回
路部の概念図、第２６図はデータ選択回路の構成図、第２７図は第２６図の主走査選択器及び副走査選択器の
さらに詳細な構成図、第２８図は二次元線形補間回路の概念図、第２９図は入
出力の画素エリアサイズとプロセッサ・ユニットのアレ
イサイズの対応を表わした図である。図中、１・・・画像メモリ、ｌａ、ｌｂ・・・メモリ・
エレメンと、２・・・プロセッサ・ユニッと、２ａ・・
・プロセッサ・エレメンと、３・・・周辺部、４・・・
ローアドレス・ジェネレータ、５・・・カラムアドレス
・ジェネレータ、９１・・・入力端画像メモリ、９２・
・・プロセッサ・ユニッと、９３・・・出力側画像メモ
リ、９４・・・制御回路、９５・・・人力装置、９６・
・・出力装置、１８１・・・入力画像メモリブロック、
１８１ａ・・・入力画素、１８２・・・プロセッサ・ユ
ニッと、１８２ａ・・・プロセッサ・エレメンと、１８
３・・・出力画像メモリブロック、１８３ａ・・・出力
画素、３１１・・・制御回路、３１２・・・プロセッサ
・ユニツと、３１３・・・アドレス生成部、３１４・・
・アドレス補正部、３１５・・・演算回路部、３１６・
・・入力端画像メモリ、３１７・・・出力側画像メモリ
である。第１図第２図　　　　第３図第５図第６図第７図第１９図第２０図

Claims

【特許請求の範囲】

（１）連続して隣接する所定領域内の複数画素の画像デ
ータを出力する第１の画像メモリと、前記第１の画像メ
モリから出力された複数画素の画像データから所定の画
素を選択する選択手段と、該選択手段の選択した画素に対応した複数のプロセッサ
・エレメントから成り、複数画素を同時に処理するプロ
セッサ・ユニットと、前記プロセッサ・エレメントに対応して、処理結果を記
憶する第２の画像メモリとを備えることを特徴とする画
像処理装置。
（２）第１及び第２の画像メモリは、他のメモリと独立
にアドレスを指定してアクセスすることができる複数の
メモリ・エレメントから成り、隣接する所定領域内の画
素データが同一番地に割付けられ、前記所定領域上で同
一位置に対応する画素データが同一の前記メモリ・エレ
メントに割付けられることを特徴とする特許請求の範囲
第１項記載の画像処理装置。
（３）選択手段は、画像処理に対応してアドレスを制御
するアドレス制御手段を更に備えることを特徴とする特
許請求の範囲第１項記載の画像処理装置。
（４）プロセッサ・ユニットは、プロセッサ・エレメン
ト間の画像データの送受信を制御するデータ制御手段を
更に備えることを特徴とする特許請求の範囲第１項記載
の画像処理装置。
（５）プロセッサ・ユニットは画像の拡大をすることを
特徴とする特許請求の範囲第４項記載の画像処理装置。