JPS6319911B2 - - Google Patents
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- JPS6319911B2 JPS6319911B2 JP57044570A JP4457082A JPS6319911B2 JP S6319911 B2 JPS6319911 B2 JP S6319911B2 JP 57044570 A JP57044570 A JP 57044570A JP 4457082 A JP4457082 A JP 4457082A JP S6319911 B2 JPS6319911 B2 JP S6319911B2
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- JP
- Japan
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- image data
- parallel
- processor
- input port
- calculation
- Prior art date
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- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は空間積和演算用の局所近傍画像処理を
実行する並列画像処理プロセツサのアーキテクチ
ヤ及びその並列画像処理装置に関する。
実行する並列画像処理プロセツサのアーキテクチ
ヤ及びその並列画像処理装置に関する。
画像処理プロセツサは通産省大型プロジエクト
の一つであるパターン情報処理システム（昭和55
年10月に研究開発成果発表論文集が発行されてい
る）にて開発されているように、画像データを並
列処理し高速化を図ろうとしているものが多い。
しかし、画像データは２次限の広がりを持つた
め、全ての画像データを並列処理することは困難
である。そこで、ノイズ除去や輪郭抽出機能を実
現する空間積和演算等のような近傍の画像データ
間の演算に対して、例えば画像のｍ行×ｎ列の局
所的なデータを並列処理することが多い。このよ
うな局所並列型画像処理は、前記文献あるいは、
木戸出正継著の画像処理ハードウエアの動向（情
報処理コンピユータビジヨン研究会資料86、1980
年９月）にて総括的に説明されているが、CCD
アナログ処理系を除いてLSI化されたものはな
い。これは、従来のアーキテクチヤのプロセツサ
をそのままLSI化するには、集積度及びピン数等
の点で困難があるためである。
の一つであるパターン情報処理システム（昭和55
年10月に研究開発成果発表論文集が発行されてい
る）にて開発されているように、画像データを並
列処理し高速化を図ろうとしているものが多い。
しかし、画像データは２次限の広がりを持つた
め、全ての画像データを並列処理することは困難
である。そこで、ノイズ除去や輪郭抽出機能を実
現する空間積和演算等のような近傍の画像データ
間の演算に対して、例えば画像のｍ行×ｎ列の局
所的なデータを並列処理することが多い。このよ
うな局所並列型画像処理は、前記文献あるいは、
木戸出正継著の画像処理ハードウエアの動向（情
報処理コンピユータビジヨン研究会資料86、1980
年９月）にて総括的に説明されているが、CCD
アナログ処理系を除いてLSI化されたものはな
い。これは、従来のアーキテクチヤのプロセツサ
をそのままLSI化するには、集積度及びピン数等
の点で困難があるためである。
本発明の目的は、LSI化に適したアーキテクチ
ヤを有する並列画像処理プロセツサ、及び当該プ
ロセツサを用いた並列画像処理装置を提供するこ
とにある。
ヤを有する並列画像処理プロセツサ、及び当該プ
ロセツサを用いた並列画像処理装置を提供するこ
とにある。
本発明の第１の特徴は、画像データ入力ポー
ト、該入力画像データを並列処理するｎ個のプロ
セツサエレメント、該エレメントの演算結果を加
算する演算手段に加えて、他の基本モジユールか
らの演算結果データを入力する入力ポートと、該
入力ポートからの演算結果データと自己の上記演
算結果とを加算する第２の演算手段と、その演算
結果を出力する出力ポートとを基本モジユール化
することにより、ｍ行×ｎ列の並列画像処理に適
したアーキテクチヤを実現した点にある。
ト、該入力画像データを並列処理するｎ個のプロ
セツサエレメント、該エレメントの演算結果を加
算する演算手段に加えて、他の基本モジユールか
らの演算結果データを入力する入力ポートと、該
入力ポートからの演算結果データと自己の上記演
算結果とを加算する第２の演算手段と、その演算
結果を出力する出力ポートとを基本モジユール化
することにより、ｍ行×ｎ列の並列画像処理に適
したアーキテクチヤを実現した点にある。
本発明の第２の特徴は、前記画像データ入力ポ
ートに順次取込まれる画像データを、そのまま他
の基本モジユールに順次出力する出力ポートを基
本モジユールに設けることにより、ｎ列の局所並
列画像処理を更に拡張可能にした点にある。
ートに順次取込まれる画像データを、そのまま他
の基本モジユールに順次出力する出力ポートを基
本モジユールに設けることにより、ｎ列の局所並
列画像処理を更に拡張可能にした点にある。
本発明の他の特徴は、上記第１及び第２の特徴
を組合せることの他、前記基本モジユールを多段
接続することにより、ITVカメラからの画像デ
ータを局所並列処理してモニタ上に表示するに好
適な並列画像処理装置を構成したところにある。
を組合せることの他、前記基本モジユールを多段
接続することにより、ITVカメラからの画像デ
ータを局所並列処理してモニタ上に表示するに好
適な並列画像処理装置を構成したところにある。
以下本発明の一実施例を第１図乃至第４図に従
つて説明する。
つて説明する。
第１図は、本発明による並列画像処理プロセツ
サを備えた並列画像処理装置の一実施例を示すも
のである。並列画像処理プロセツサ１はデータバ
スによつて画像メモリ２に接続され、この画像メ
モリ２には、画像入力装置としてのITVカメラ
３が接続され、また、画像メモリ２の内容を表示
するCRTモニタ４が接続されている。更に、並
列画像処理プロセツサ１と画像メモリ２は管理プ
ロセツサ５にデータバスにより接続されている。
画像メモリ２の画像情報は並列画像処理プロセツ
サ１により処理され、この結果がまた画像メモリ
２に格納されたり、あるいはシステム全体を制御
する管理プロセツサ５に与えられる。
サを備えた並列画像処理装置の一実施例を示すも
のである。並列画像処理プロセツサ１はデータバ
スによつて画像メモリ２に接続され、この画像メ
モリ２には、画像入力装置としてのITVカメラ
３が接続され、また、画像メモリ２の内容を表示
するCRTモニタ４が接続されている。更に、並
列画像処理プロセツサ１と画像メモリ２は管理プ
ロセツサ５にデータバスにより接続されている。
画像メモリ２の画像情報は並列画像処理プロセツ
サ１により処理され、この結果がまた画像メモリ
２に格納されたり、あるいはシステム全体を制御
する管理プロセツサ５に与えられる。
並列画像処理プロセツサ１には、代表的な画像
処理機能として空間積和演算がある。第２図はこ
の局所並列処理の例を示すものである。入力画像
６の画素fijと積和荷重７のwijとが並列画像処理
プロセツサ１に入力され、ここでの演算結果ｇが
出力画像８に出力される。例えば４×４画素の局
所画像データf11〜f44に対し、定められた荷重w11
〜w44を乗算し総和をとることにより、ノイズ除
去、輪郭強調等の画像処理を行なうものである。
処理機能として空間積和演算がある。第２図はこ
の局所並列処理の例を示すものである。入力画像
６の画素fijと積和荷重７のwijとが並列画像処理
プロセツサ１に入力され、ここでの演算結果ｇが
出力画像８に出力される。例えば４×４画素の局
所画像データf11〜f44に対し、定められた荷重w11
〜w44を乗算し総和をとることにより、ノイズ除
去、輪郭強調等の画像処理を行なうものである。
第３図は本発明の並列画像処理プロセツサの一
実施例を示す構成図である。
実施例を示す構成図である。
これは、４×４画素の局所画像データを処理す
る画像処理プロセツサの例であり、４個の画像処
理プロセツサ基本モジユール９Ａ〜９Ｄから構成
されている。基本モジユール９Ａは、４個のシフ
トレジスタ１０を有し、これらシフトレジスタ１
０を介した画像データが４個のプロセツサエレメ
ント１１（PE＃１〜PE＃４）に入力される。こ
れら４個のプロセツサエレメント１１には荷重記
憶メモリ１２から荷重デーータw11〜w14が与え
られ、出力は演算回路１３に入力される。この演
算回路１３の出力は演算回路１４に入力され、こ
の演算回路１４の出力はデータ出力ポート１５か
ら出力される。なお、演算回路１４には前段の演
算結果データが演算結果入力ポート１６を介して
入力される。更に、シフトレジスタ１０に入力さ
れる入力画像データf14は画像データ入力ポート
１７を介して取込まれ、またシフトレジスタ１０
を介した画像データは画像データ出力ポート１８
から出力される。この出力ポート１８に他の基本
モジユールの入力ポートを接続することで、ｎ列
の拡張を図ることができる。
る画像処理プロセツサの例であり、４個の画像処
理プロセツサ基本モジユール９Ａ〜９Ｄから構成
されている。基本モジユール９Ａは、４個のシフ
トレジスタ１０を有し、これらシフトレジスタ１
０を介した画像データが４個のプロセツサエレメ
ント１１（PE＃１〜PE＃４）に入力される。こ
れら４個のプロセツサエレメント１１には荷重記
憶メモリ１２から荷重デーータw11〜w14が与え
られ、出力は演算回路１３に入力される。この演
算回路１３の出力は演算回路１４に入力され、こ
の演算回路１４の出力はデータ出力ポート１５か
ら出力される。なお、演算回路１４には前段の演
算結果データが演算結果入力ポート１６を介して
入力される。更に、シフトレジスタ１０に入力さ
れる入力画像データf14は画像データ入力ポート
１７を介して取込まれ、またシフトレジスタ１０
を介した画像データは画像データ出力ポート１８
から出力される。この出力ポート１８に他の基本
モジユールの入力ポートを接続することで、ｎ列
の拡張を図ることができる。
次に本実施例の画像処理プロセツサ１の動作に
ついて説明する。並列画像処理プロセツサ１に
は、画像メモリ２から局所画像データが１列分
（第３図ではf14〜f44）並列に与えられ、その演算
結果が画像メモリ２に格納される。入力画像デー
タf14はシフトレジスタ１０を介してプロセツサ
エレメント１１に入力されるが、この際、１画素
毎隣接した画素f14、f13、f12、f11が対応するプロ
セツサエレメント１１にそれぞれ入力される。画
素f11は空間積和演算のサイズを４×４以上に拡
張する場合のために、画像データ出力ポート１８
から出力される。プロセツサエレメント１１に
は、シフトレジスタ１０からの処理対象の画像デ
ータfijと、荷重記憶メモリ１２からの荷重データ
wijが与えられ、乗算が実行される。この結果が
演算回路１３に与えられ、４個のプロセツサエレ
メント１１の演算結果が加算される。演算回路１
３の出力は演算回路１４に与えられ、この演算回
路１４には演算結果入力ポート１６から入力され
る前段の並列画像処理プロセツサ１からの演算結
果データも入力され、これらを加算してデータ出
力ポート１５から次の基本モジユールへ加算結果
を出力する。このようにして、基本モジユール９
Ａ〜９Ｄを４段重ねることにより、最終段の基本
モジユール９Ｄからｇ＝Σfijwijが出力される。上
記のような本実施例の並列画像処理プロセツサ１
の処理内容は第４図に示したタイムチヤートにま
とめられている。なお、第４図のg11、g12はΔt時
間毎の並列画像処理プロセツサ１の出力を表わ
し、第２，３図のｇに相当するものである。
ついて説明する。並列画像処理プロセツサ１に
は、画像メモリ２から局所画像データが１列分
（第３図ではf14〜f44）並列に与えられ、その演算
結果が画像メモリ２に格納される。入力画像デー
タf14はシフトレジスタ１０を介してプロセツサ
エレメント１１に入力されるが、この際、１画素
毎隣接した画素f14、f13、f12、f11が対応するプロ
セツサエレメント１１にそれぞれ入力される。画
素f11は空間積和演算のサイズを４×４以上に拡
張する場合のために、画像データ出力ポート１８
から出力される。プロセツサエレメント１１に
は、シフトレジスタ１０からの処理対象の画像デ
ータfijと、荷重記憶メモリ１２からの荷重データ
wijが与えられ、乗算が実行される。この結果が
演算回路１３に与えられ、４個のプロセツサエレ
メント１１の演算結果が加算される。演算回路１
３の出力は演算回路１４に与えられ、この演算回
路１４には演算結果入力ポート１６から入力され
る前段の並列画像処理プロセツサ１からの演算結
果データも入力され、これらを加算してデータ出
力ポート１５から次の基本モジユールへ加算結果
を出力する。このようにして、基本モジユール９
Ａ〜９Ｄを４段重ねることにより、最終段の基本
モジユール９Ｄからｇ＝Σfijwijが出力される。上
記のような本実施例の並列画像処理プロセツサ１
の処理内容は第４図に示したタイムチヤートにま
とめられている。なお、第４図のg11、g12はΔt時
間毎の並列画像処理プロセツサ１の出力を表わ
し、第２，３図のｇに相当するものである。
本実施例によれば、並列画像処理プロセツサ１
を４個のプロセツサエレメント１１を有する基本
モジユール９Ａ〜９Ｄによつて、４×４画素の局
所画像データを処理する構成とすることにより、
画像データ入力ポート１７及びデータ出力ポート
１５を少なくし、且つ、分割された基本モジユー
ル９Ａ，９Ｄを局所画像データに対応した規則的
な配列とし得るため、並列画像処理プロセツサ１
をLSI化に適したアーキテクチヤとし得る効果が
ある。
を４個のプロセツサエレメント１１を有する基本
モジユール９Ａ〜９Ｄによつて、４×４画素の局
所画像データを処理する構成とすることにより、
画像データ入力ポート１７及びデータ出力ポート
１５を少なくし、且つ、分割された基本モジユー
ル９Ａ，９Ｄを局所画像データに対応した規則的
な配列とし得るため、並列画像処理プロセツサ１
をLSI化に適したアーキテクチヤとし得る効果が
ある。
本発明によれば、前記した如く基本モジユール
を構成することにより、LSI化に適したアーキテ
クチヤ、更には並列画像処理装置を実現すること
ができる。
を構成することにより、LSI化に適したアーキテ
クチヤ、更には並列画像処理装置を実現すること
ができる。
第１図は本発明の並列画像処理プロセツサを用
いた並列画像処理装置の一構成図、第２図は第１
図で示した並列画像処理プロセツサで行なう局所
並列処理演算の例を示した説明図、第３図は本発
明の並列画像処理プロセツサの一実施例を示す構
成図、第４図は本実施例の並列画像処理プロセツ
サの処理過程を示すタイムチヤート図である。 １…並列画像処理プロセツサ、２…画像メモ
リ、９Ａ〜９Ｄ…基本モジユール、１１…プロセ
ツサエレメント、１３，１４…演算回路、１５…
画像データ出力ポート、１７…画像データ入力ポ
ート。
いた並列画像処理装置の一構成図、第２図は第１
図で示した並列画像処理プロセツサで行なう局所
並列処理演算の例を示した説明図、第３図は本発
明の並列画像処理プロセツサの一実施例を示す構
成図、第４図は本実施例の並列画像処理プロセツ
サの処理過程を示すタイムチヤート図である。 １…並列画像処理プロセツサ、２…画像メモ
リ、９Ａ〜９Ｄ…基本モジユール、１１…プロセ
ツサエレメント、１３，１４…演算回路、１５…
画像データ出力ポート、１７…画像データ入力ポ
ート。
Claims (1)
- 【特許請求の範囲】 １ 画像データ供給源からの画像データを取り込
み、局所並列画像データ処理を行なう並列画像処
理プロセツサにおいて、画像データ入力ポート
と、該入力ポートからの入力画像データを並列処
理するｎ個の画像データ演算用のプロセツサエレ
メントと、これらのプロセツサエレメントの演算
結果を加算する第１の演算手段と、他の基本モジ
ユールにおける演算結果データを入力する演算結
果データ入力ポートと、該入力した演算結果デー
タと前記第１の演算結果とを加算する第２の演算
手段と、該第２の演算手段の演算結果を出力する
出力ポートとを基本モジユール化したことを特徴
とする並列画像処理プロセツサ。 ２ 画像データ供給源からの画像データを取込
み、局所並列画像データ処理を行なう並列画像処
理プロセツサにおいて、画像データ入力ポート
と、該入力ポートに順次取込まれる画像データを
他の基本モジユールに順次出力する出力ポート
と、上記入力ポートからの入力画像データを並列
処理するｎ個の画像データ演算用のプロセツサエ
レメントと、これらのプロセツサエレメントの演
算結果を加算する演算手段と、該演算手段の演算
結果を出力する出力ポートとを基本モジユール化
したことを特徴とする並列画像処理プロセツサ。 ３ 画像データ供給源からの画像データを取込
み、局所並列画像データ処理を行なう並列画像処
理プロセツサにおいて、画像データ入力ポート
と、該入力ポートに順次取込まれる画像データを
他の基本モジユールに順次出力する出力ポート
と、上記入力ポートからの入力画像データを並列
処理するｎ個の画像データ演算用のプロセツサエ
レメントと、これらのプロセツサエレメントの演
算結果を加算する演算手段と、他の基本モジユー
ルにおける演算結果データを入力する演算結果デ
ータ入力ポートと、当該入力した演算結果データ
と前記第１の演算手段の演算結果とを加算する第
２の演算手段と、当該第２の演算手段の演算結果
を出力する出力ポートとを基本モジユール化した
ことを特徴とする並列画像処理プロセツサ。 ４ ITVカメラからの画像データを局所並列処
理し、該処理結果をモニタ上に表示する局所並列
画像処理装置において上記ITVカメラからの画
像データを入力する入力ポートと、該入力ポート
からの画像データを並列処理するｎ個の画像デー
タ演算用のプロセツサエレメントと、これらのプ
ロセツサエレメントの演算結果を加算する第１の
演算手段と、前段の基本モジユールにおける演算
結果データを入力する演算結果データ入力ポート
と、該入力した演算結果データと前記第１の演算
結果とを加算する第２の演算手段と、該第２の演
算手段の演算結果を出力する出力ポートとを基本
モジユール化し、当該基本モジユールを多段に接
続したことを特徴とする並列画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4457082A JPS58163061A (ja) | 1982-03-23 | 1982-03-23 | 並列画像処理プロセッサ及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4457082A JPS58163061A (ja) | 1982-03-23 | 1982-03-23 | 並列画像処理プロセッサ及び装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62050051A Division JPS6379180A (ja) | 1987-03-06 | 1987-03-06 | 並列画像処理用ｌｓｉ |
| JP5005087A Division JPS6352269A (ja) | 1987-03-06 | 1987-03-06 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58163061A JPS58163061A (ja) | 1983-09-27 |
| JPS6319911B2 true JPS6319911B2 (ja) | 1988-04-25 |
Family
ID=12695158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4457082A Granted JPS58163061A (ja) | 1982-03-23 | 1982-03-23 | 並列画像処理プロセッサ及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58163061A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6128164A (ja) * | 1984-07-18 | 1986-02-07 | Nec Corp | 画像処理装置 |
| JPS6379180A (ja) * | 1987-03-06 | 1988-04-09 | Hitachi Ltd | 並列画像処理用ｌｓｉ |
| JPS6352269A (ja) * | 1987-03-06 | 1988-03-05 | Hitachi Ltd | 画像処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51141536A (en) * | 1975-05-31 | 1976-12-06 | Toshiba Corp | Image-paralleling calculation processing device |
| JPS54162937A (en) * | 1978-06-14 | 1979-12-25 | Nec Corp | Product/sum circuit |
| JPS556699A (en) * | 1978-06-26 | 1980-01-18 | Environmental Res Inst | Near series processor devided in parallel |
-
1982
- 1982-03-23 JP JP4457082A patent/JPS58163061A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51141536A (en) * | 1975-05-31 | 1976-12-06 | Toshiba Corp | Image-paralleling calculation processing device |
| JPS54162937A (en) * | 1978-06-14 | 1979-12-25 | Nec Corp | Product/sum circuit |
| JPS556699A (en) * | 1978-06-26 | 1980-01-18 | Environmental Res Inst | Near series processor devided in parallel |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58163061A (ja) | 1983-09-27 |
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