KR960016574A

KR960016574A - 신호처리장치

Info

Publication number: KR960016574A
Application number: KR1019950035851A
Authority: KR
Inventors: 가즈키 니노미야; 게이조 스미다; 지로 미야케; 다모쯔 니시야마
Original assignee: 모리시다 요이치; 마쯔시다 덴키 산교 가부시키가이샤
Priority date: 1994-10-21
Filing date: 1995-10-17
Publication date: 1996-05-22
Also published as: DE69526299T2; KR100186918B1; EP2085893A3; EP0708407B1; DE69526299D1; EP0708407A1; EP2085893A2; EP1174800A1; US5703800A

Abstract

각각 열번호 x(1≤x≤4) 및 행번호 y(x≤y≤4)로 지정되는 병렬동작이 가능한 10개의 연산셀E[x,y]로 연산 어레이를 구성한다. 각 연산셀은 적화연산을 위한 1개의 승산기와 1개의 가산기를 내장하고 있다. 연산셀E[x,y] (2≤x≤4와 x≤y≤4)의 입력 데이터는 연산셀E[x-1,y] 및 연산셀E[x-1,y-1]에서, 직행 버스 및 사행 버스를 통해 공급된다. 예를 들어 화상중에 수평방향으로 나란한 4개의 화소에 관한 화소 데이터가 제1열에 있는 4개의 연산셀에 개별로 공급되면, 제4열의 연산셀이 4탭의 수평필터 연산의 결과를 출력한다.

Description

신호처리장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 제1실시예에 관한 신호처리장치의 블럭도.

Claims

데이터에 산술연산처리를 하기 위한 연산수단과, 외부에서 데이터 신호를 입력하여 상기 연산수단에 데이터를 공급하기 위한 제1인터페이스 수단과, 상기 연산수단에서 산술연산처리를 한 데이터의 공급을 받아 외부에 데이터 신호를 출력하기 위한 제2인터페이스 수단을 구비하고, 상기 연산수단은 2이상의 정수M에 대해 1≤x≤M과 x≤y≤M를 만족시키는 2개의 첨자 x,y로 지정되는 병렬 동작이 가능한 복수의 연산셀E[x,y]의 어레이를갖고, 연산셀E[1,y] (1≤y≤M)의 입력 데이터는 상기 제1인터페이스 수단에서 공급되고, 연산셀E[x,y] (2≤x≤M와 x≤y≤M)의 입력 데이터는 연산셀E[x-1,y] 및 연산셀E[x-1,y-1]에서 공급되고, 연산셀E[M,M)의 출력 데이터는 상기 제2인터페이스 수단에 공급되는 것을 특징으로 하는 신호처리장치.
제1항에 있어서, 상기 연산수단은 2≤x≤M와 1≤y≤x-1을 만족시키는 2개의 첨자 x,y로 지정된는 병렬동작이 가능한 연산셀E[x,y]을 더 갖고, 연산셀E[x,1](2≤x≤M)의 입력 데이터는 연산셀E[x-1,1]에서 공급되고, 연산셀E[x,y](3≤x≤M와 2≤y≤x-1)의 입력 데이터는 연산셀E[x-1,y] 및 연산셀E[x-1,y-1]에서 공급되고, 연산셀E[M,y](1≤y≤M-1)의 추력 데이터는 상기 제2인터페이스 수단에 공급되는 것을 특징으로 하는 신호처리장치.
제2항에 있어서, 상기 연산 수단 중 연산셀E[x,y] (2≤x≤M와 1≤y≤M-1)의 입력 데이터는 연산셀E[x-1,y+1]에서 더 공급되는 것을 특징으로 하는 신호처리장치.
제1항에 있어서, 상기 제1인터페이스 수단은 각각 데이터를 보유하기 위해 서로 종속 접속된 M-1개의 데이터 보유수단을 갖는 것을 특징으로 하는 신호처리장치.
제1항에 있어서, 상기 연산수단중 연산셀E[x,y] (1≤x≤M과 x≤y≤M)은 적화연산을 위한 승산기와 가산기를 갖는 것을 특징으로 하는 신호처리장치.
제5항에 있어서, 상기 연산수단중 연산셀E[x,y] (1≤x≤M과 x≤y≤M)은 상기 승산기의 한쪽 입력에 계수를 공급하기 위해 재기록 가능한 계수 레지스터를 더 갖는 것을 특징으로 하는 신호처리장치.
데이터를 산술연산처리를 하기 위한 연상수단, 각각 외부에서 데이터 신호를 입력하여 상기 연산수단에 데이터를 공급하고, 상기 연산수단에서 산출연산처리를 한 데이터를 공급을 받아 외부에 데이터 신호를 출력하기 위한 제1 및 제2인터페이스 수단을 구비하고, 상기 연산수단은 2이상의 정수M에 대해 1≤x≤M과 1≤y≤M+1를 만족시키는 2개의 첨자 x, y로 지정되는 병렬동작이 가능한 복수의 연산셀E[x,y]의 어레이를 갖고, 연산셀E[1,y] (2≤y≤M+1)의 입력 데이터는 상기 제1인터페이스 수단에서 공급되고, 연산셀E[x,y] (2≤x≤M과 x+1≤y≤M+1)의 입력 데이터는 연산셀E[x-1,y] 및 연산셀E[x-1,y-1]에서 공급되고,연산셀E[M,M+1]의 출력 데이터는 상기 제2인터페이스 수단에 공급되고, 연산셀E[M,y] (1≤y≤M)의 입력 데이터는 상기 제2인터페이스 수단에서 공급되고, 연산셀E[x,y] (1≤x≤M-1과 1≤y≤x)의 입력 데이터는 연산셀E[x+1,y] 및 연산셀E[x+1,y+1]에서 공급되고, 연산셀E[1,1]의 출력 데이터는 상기 제1인터페이스 수단에 공급되는 것을 특징으로 하는 신호처리장치.
데이터는 산술연사처리를 하기 위한 연산수단과, 외부에서 데이터 신호를 입력하여 상기 연산수단에 데이터를 공급하기 위한 제1인터페이스 수단과, 상기 연산수단에서 산술연산처리를 한 데이터의 공급을 받아 외부에 데이터 신호를 출력하기 위한 제2인터페이스 수단을 구비하고, 상기 연산수단은, 2이상의 정수 M에 대해 1≤x≤M과 x≤y≤M을 만족시키는 2개의 첨자 x, y로 지정되는 병렬동작이 가능한 복수의 연산셀E[x,y]의 어레이와, 1이상이고 M-1 이하인 정수 k의 각각에 대해 연산셀E[k,y](k≤y≤M)과 연산셀E[k+1,y] (k+1≤y≤M) 사이에 개재한 시분할 다중의 공통 버스B[k]를 갖고, 연산셀E[1,y] (1≤y≤M)의 입력 데이터는 상기 제1인터페이스 수단에서 공급되고, 연산셀E[k+1,y] (k+1≤y≤M)의 입력 데이터는 연산셀E[k,y] (k≤y≤M)에서 공통 버스B[k]를 통해 공급되고, 연산셀E[M,M]의 출력 데이터는 상기 제2인터페이스 수단에 공급되는 것을 특징으로 하는 신호처리장치.
제8항에 있어서, 상기 연산수단은2≤x≤M과1≤y≤x-1을 만족시키는 2개의 첨자 x, y로 지정되는 병렬동작이 가능한 연산셀E[x,y]를 더 갖고, 연산셀E[k+1,y] (1≤y≤M)의 입력[데이터는 연산셀E[k,y] (1≤y≤M)에서 공통 버스 B[k]를 통해 공급되고, 연산셀E(M,y) (1≤y≤M-1)의 출력 데이터는 상기 제2인터페이스 수단에 공급되는 것을 특징으로 하는 신호처리장치.
제8항에 있어서, 상기 제1인터페이스 수단은 각각 데이터를 보유하기 위한 서로 종속접속된 M-1개의 데이터 보유 수단을 갖는 것을 특징으로 하는 신호처리장치.
제8항에 있어서, 상기 연산수단 중 연산셀E[k+1,y](k+1≤y≤M)은 재기록 가능한 레지스터를 갖고, 이 레지스터에 설정된 값과 미리 부여된 값이 일치했을 공통 버스B[k]에서 데이더를 입력하는 것을 특징으로 하는 신호처리장치.
제8항에 있어서, 상기 연속수단중 연산셀E[k+1,y] (k+≤y≤M)은 클럭에 따라 순서대로 갱신되는 카운터를 갖고, 이 카운터의 보유값과 미리 부여된 값이 일치했을 때 공통 버스B[k]에서 데이터를 입력하는 것을 특징으로 하는 신호처리장치.
제8항에 있어서, 상기 연산수단중 연산셀E[k,y] (k≤y≤M)은 재기록 가능한 레지스터를 갖고 이 레지스터에 설정된 값과 미리 부여된 값이 일치했을 때 공통 버스B[k]에 데이터를 출력하는 것을 특징으로 하는 신호처리장치.
제8항에 있어서, 상기 연산수단중의 연산셀E[k,y] (k≤y≤M)은 클럭에 따라 순서대로 갱신되는 카운터를 갖고, 이 카운터의 보유값과 미리 부여된 값이 일치했을 때 공통 버스B[k]에 데이터를 출력하는 것을 특징으로 하는 신호처리장치.
제8항에 있어서, 상기 연산수단중 연산셀E[x,y](1≤x≤M과 x≤y≤M)은 적화연산을 위한 승산기와 가산기를 갖는 것을 특징으로 하는 신호처리장치.
제15항에 있어서, 상기 연산수단중 연산셀E[x,y](1≤x≤M과 x≤y≤M)은 상기 승산기의 한쪽 입력에 계수를 공급하기 위해 재기록 가능한 계수 레지스터를 더 갖는 것을 특징으로 하는 신호처리장치.
제8항에 있어서, 상기 제1인터페이스 수단과 상기 연산수단의 공통 버스B[k] (1≤k≤M-1) 사이에 개재한 바이패스 버스를 더 구비한 것을 특징으로 하는 신호처리장치.
제8항에 있어서, 상기 연산수단의 공통 버스B[k] (1≤k≤M-1) 과 상기 제2인터페이스 수단 사이에 개재한 바이패스 버스를 더 구비한 것을 특징으로 하는 신호처리장치.
제8항에 있어서, 상기 연산수단의 복수 공통 버스B[k] (M≥3과 1≥k≥M-1)중 적어도 2개 사이에 개재한 바이패스 버스를 더 구비한 것을 특징으로 하는 신호처리장치.
데이터에 산술연산처리를 하기 위한 연산수단과, 각각 외부에서 데이터 신호를 입력하여 상기 연산수단에 데이터를 공급하고, 상기 연산수단에서 산술연산처리를 한 데이터의 공급을 받아 외부에 데이터 신호를 출력하기 위한 제1 및 제2인터페이스 수단을 구비하고, 상기 연산수단은, 2이상의 정수M에 대해 1≤x≤M과 1≤y≤M+1을 만족시키는 2개의 첨자 x, y로 지정되는 병렬동작이 가능한 복수의 연산셀E[x,y]의 어레이와, 1이상이고 M-1 이하인 정수 k의 각각에 대해 연산셀E[k,y] (1≤y≤M+1)과 연산셀E[k+1,y] (1≤y≤M+1) 사이에 개재할 때 시분할 다중의 공통 버스B[k]를 갖고, 연산셀E[1,y] (2≤y≤M+1)의 입력 데이터는 상기 제1인퍼테이스 수단에서 공급되고, 연산셀E[k+1,y] (k+2≤y≤M+1)의 입력 데이터는 연산셀E[k,y] (k+1≤y≤M+1) 및 연산셀E[k+1,y] (1≤y≤k+1)에서 공통 버스B[k]를 통해 공급되고, 연산셀E[M,M+1]의 출력 데이터는 상기 제2인터페이스 수단에 공급되고, 연산셀E[M,y] (1≤y≤M)의 입력 데이터는 상기 제2인퍼테이스 수단에서 공급되고, 연산셀E[k,y] (1≤y≤k)의 입력 데이터는 연산셀E[k+1,y] (1≤y≤k+1) 및 연산셀E[k,y] (k+1≤y≤M+1)에서 공통버스 B[k]를 통해 공급되고, 연산셀E[1,1]의 출력 데이터는 상기 제1인터페이스 수단에 공급되는 것을 특징으로 하는 신호처리장치.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.