JPS6379180A - 並列画像処理用ｌｓｉ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は空間積和演算等の局所近傍画像処理を実行する
並列画像処理プロセッサに用いら九るＬＳＩのアーキテ
クチャに関する。

画像処理プロセッサは通産省大型プロジェクト−に一つ
であるパターン情報処理システム（昭和５５年１０月に
研究開発成果発表論文集が発行されている）にて開発さ
れているように１画像データを並列処理し高速化を図ろ
うとしているものが多い。しかし、画像データは２次限
の広がりを持つため、全ての画像データは並列処理する
ことは困難である。ぞこで、ノイズ除去や輪郭抽出機能
を実現する空間積和演算等のような近傍の画像データ間
の演算に対して１例えば画像のｍ行×ｎ列の局所的なデ
ータを並列処理することが多い。このような局所並列型
画像処理は、前記文献あるいは、木戸出正継著の画像処
理ハードウェアの動向（情報処理コンピュータビジョン
研究会資料８６゜１９８０年９月）にて総括的に説明さ
れているが、ＣＣＤアナログ処理系を除いてＬＳＩ化さ
れたものはない。これは、従来のアーキテクチャのプロ
セッサをそのままＬＳＩ化するには、集積度及びピン数
の点で困難があるためである。

本発明の目的は、ＬＳＩ化に適したアーキテクチャを有
する並列画像処理プロセッサ用ＬＳＩを提供することに
ある。

本発明の特徴は１画像データ供給源からの画像データを
取込む少なくとも１つの画像データ入力ポートと、前記
画像データ入力ポートからの画像データを順次取込む複
数個のシフトレジスタと、前記シフトレジスタの内容を
入力して画像処理演算を行なうプロセッサエレメントと
、前記シフトレジスタの内容を前記プロセッサエレメン
トを介さずに出力する画像データ出力ポートと、前段の
基本モジュールにおける演算結果データを入力する演算
結果データ入力ポートと、前記演算結果データと前記プ
ロセッサエレメントの演算結果の加算を行なう演算回路
と、前記演算回路の演算結果データを出力する演算結果
データ出力ポートとを有する画像処理用ＬＳＩにある。

以下本発明の一実施例を第１図乃至第４図に従つて説明
する。

第１図は本発明の並列画像処理プロセッサ用ＬＳＩの一
実施例を備えた典型的な画像処理システムの一例を示す
ものである。並列画像処理プロセッサ１はデータバスに
よって画像メモリ２に接続され、この画像メモリ２には
、画像入力装置としてのＩＴＶカメラ３が接続され、ま
た、画像メモリ２の内容を表示するＣＲＴモニタ４が接
続されている。更に、並列画像処理プロセッサ１と、画
像メモリ２は管理プロセッサ５にデータバスにより接続
されている。画像メモリ２の画像情報は並列画像処理プ
ロセッサ１により処理され、この結果がまた画像メモリ
２に格納されたり、あるいはシステム全体を制御する管
理プロセッサ５に与えられる。

並列画像処理プロセッサ１には、代表的な画像処理機能
として空間積和演算がある。第２図はこの局所並列処理
の例を示すものである。入力画像６の画素ｆ、Ｊと積和
荷重７のＷ　Ｉ　Ｊとが並列画像処理プロセッサ１に入
力され、ここでの演算結果ｇが出力画像８に出力される
。例えば４×４画素の局所画像データｆｘ工〜ｆ４４に
対し、定められた荷重Ｗ１１’＝Ｗ４４を乗算し総和を
とることにより、ノイズ除去、輪郭強調等の画像処理を
行なうものである。

第３図は本発明の並列画像処理プロセッサの一実施例を
示す構成図である。

これは、４Ｘ４画素の局所画像データを処理する画像処
理プロセッサの例であり、ＬＳＩとしてつくられる４個
の画像処理プロセッサ基本モジュール９Ａ〜９Ｄから構
成されている。基本モジュール９Ａは、４個のシフトレ
ジスタ１０を有し、これらシフトレジスタ１０を介した
画像データが４個のプロセッサエレメント１１．（ＰＥ
＃］、〜ＰＥ＃４）に入力される。これら４個のプロセ
ッサエレメント１１には荷重記憶メモリ１２から荷重デ
ータＷ１１〜Ｗ１４が与えられ、出力は演算回路１３に
入力される。この演算回路１３の出力は演算回路１４に
入力され、この演算回路１４の出力はデータ出力ポート
１５から出力される８なお、演算回路１４には前段の演
算結果データが演算結果入力ポート１６を介して入力さ
れる。更に、シフトレジスタ１０に入力される入力画像
データｆｉ４は画像データ入力ポート１７を介して取込
まれ、またシフ１−レジスタ１０を介した画像データは
画像データ出力ポート１８から出力される。

上述のような構成のうち、特に、演算結果入力ポート１
６、データ出力ポート１５および画像データ出力ポート
１８を有することによって、並列画像処理用プロセッサ
としての拡張性を有することになり、任意のＭ行Ｎ列の
画素を並列処理することができる。つまり、第３図に示
す実施例では４個のプロセッサエレメントを有する基本
モジュールを４列接続して４行４列の画素を処理できる
構成であるが、８行８列、１６行１６列とすることがで
きる。さらに、８行４列、４行２列、８行５列など任意
に拡張することができる。

次に本実施例の画像処理プロセッサ］の動作について説
明する。並列画像処理プロセッサ１には、画像メモリ２
から局所画像データが１列分（第３図ではｆ１４〜ｆ４
４）並列に与えられ、その演算結果が画像メモリ２に格
納される。入力画像データｆ１４はシフトレジスタ１０
を介してプロセッサエレメント１１に入力されるが、こ
の際、１画素毎隣接した画素ｆｌｉ、　ｆ１ａ＋　ｆｔ
ｚｙ　ｆエエが対応するプロセッサエレメント１１にそ
れぞれ入力される。

画素ｆ１１は空間積和演算のサイズを４×４以上に拡張
する場合のために、画像データ出力ポート１８から出力
される。プロセッサエレメント１１には、シフトレジス
タ１０からの処理対象の画像データｆ＋ａと、荷重記憶
メモリ１２からの荷重データＷ　Ｉ　Ｊが与えられ、乗
算が実行される。この結果が演算回路１３に与えられ、
４個のプロセッサエレメント１１の演算結果が加算され
る。演算回路１３の出力は演算回路１４に与えられ、こ
の演算回路１４には演算結果入力ポート１６から入力さ
れる前段の並列画像処理プロセッサ１からの演算結果デ
ータも入力され、これらを加算してデータ出力ポート１
５から次の基本モジュールへ加算結果を出力する。この
ようにして、基本モジュール９八〜９Ｄを４段重ねるこ
とにより、最終段の基本モジュール９Ｄからｇ＝Σｆｔ
ｊＷｔａが出力される。上記のような本実施例の並列画
像処理プロセッサ１の処理内容は第４図に示したタイム
チャートにまとめられている。なお、第４図のｇｉｉ＋
ｇｉ２はΔを時間毎の並列画像処理プロセッサ１の出力
を表わし、第２，３図のｇに相当するものである。

本実施例によれば、並列画像処理プロセッサ１を４個の
プロセッサエレメント１１を有する基本モジュール９Ａ
〜９Ｄによって、４．　Ｘ　４画素の局所画像データを
処理する構成とすることにより、画像データ入力ポート
１７及びデータ出力ポート１５を少なくし、且つ、分割
された基本モジュール９Ａ〜９Ｄを局所画像データに対
応した規則的な配列とし得るため、基本モジュール９Ａ
〜９ＤをＬＳＩ化に適したアーキテクチャとし得る効果
がある。

以上記述した如く本発明によれば、基本モジュールは、
画像データ出力ポート１８、演算結果入力ポート１６．
データ出力ポート１５を有するので、ＬＳＩ化に適した
アーキテクチャとすることができる。

【図面の簡単な説明】

第１図は本発明の並列画像処理プロセッサの一実施例を
備えた画像処理システムの構成図、第２図は第１図で示
した並列画像処理プロセッサで行なう局所並列処理演算
の例を示した説明図、第３図は本発明の並列画像処理プ
ロセッサの一実施例を示す構成図、第４図は本実施例の
並列画像処理プロセッサの処理過程を示すタイムチャー
ト図である。 １・・・並列画像処理プロセッサ、２・・・画像メモリ
、９Ａ〜９Ｄ・・・基本モジュール、１１・・・プロセ
ッサエレメント、１．３．１４・・・演算回路、１５・
・・画像第　３　口

Claims (1)

【特許請求の範囲】
1. １、画像データ供給源からの画像データを取込む少なく
   とも１つの画像データ入力ポートと、前記画像データ入
   力ポートからの画像データを順次取込む複数個のシフト
   レジスタと、前記シフトレジスタの内容を入力して画像
   処理演算を行なうプロセッサエレメントと、前記シフト
   レジスタの内容を前記プロセッサエレメントを介さずに
   出力する画像データ出力ポートと、前段の基本モジュー
   ルにおける演算結果データを入力する演算結果データ入
   力ポートと、前記演算結果データと前記プロセッサエレ
   メントの演算結果の加算を行なう演算回路と、前記演算
   回路の演算結果データを出力する演算結果データ出力ポ
   ートとを有することを特徴とする画像処理用ＬＳＩ。