JP2557856B2 - Ｃａｄシステム - Google Patents
ＣａｄシステムInfo
- Publication number
- JP2557856B2 JP2557856B2 JP61232127A JP23212786A JP2557856B2 JP 2557856 B2 JP2557856 B2 JP 2557856B2 JP 61232127 A JP61232127 A JP 61232127A JP 23212786 A JP23212786 A JP 23212786A JP 2557856 B2 JP2557856 B2 JP 2557856B2
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- JP
- Japan
- Prior art keywords
- cad
- library
- gate array
- function
- editor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ゲートアレイ等の大規模集積回路を設計す
る際に用いられるCADシステムに関する。
る際に用いられるCADシステムに関する。
（従来の技術） 従来から、CADシステムによりゲートアレイの設計を
行なう場合には、メーカ側が設定したCADライブラリ内
の、比較的ゲート数の少ない（２、3Kゲート）ゲート回
路（以下、ファンクションモジュールと称する）を、適
当に組合わせるというプロセスが採られている。
行なう場合には、メーカ側が設定したCADライブラリ内
の、比較的ゲート数の少ない（２、3Kゲート）ゲート回
路（以下、ファンクションモジュールと称する）を、適
当に組合わせるというプロセスが採られている。
ところで従来のCADシステムでは、一度に組合わせる
ことができるファンクションモジュールの数が限られて
いることから、CPUのペリフェラル回路までを含む回路
を１つのゲートアレイにまとめることができなかったた
め、スタンダードセルやフルカスタムICを設計する手法
でカスタムLSIを設計していた。
ことができるファンクションモジュールの数が限られて
いることから、CPUのペリフェラル回路までを含む回路
を１つのゲートアレイにまとめることができなかったた
め、スタンダードセルやフルカスタムICを設計する手法
でカスタムLSIを設計していた。
また従来のCADシステムでは、同様な理由から、DMA等
のペリフェラル回路をカスケード接続した回路をそのま
まLSIにすることもできず、LSIを複数個に分割せざるを
得なかった。
のペリフェラル回路をカスケード接続した回路をそのま
まLSIにすることもできず、LSIを複数個に分割せざるを
得なかった。
こうした事情から従来のCADシステムにより、ゲート
アレイやLSIを設計すると、設計および製品評価等に多
大な時間と経費が必要になるという問題があった。
アレイやLSIを設計すると、設計および製品評価等に多
大な時間と経費が必要になるという問題があった。
また将来的に、SOG（Sea−Of−Gates）等の超大規模
ゲートアレイの普及が確実視されているが、この設計に
従来のCADシステムを用いると、前述したように、１度
に組合わせることのできる各ファンクションモジュール
のゲート数が少ないことから、設計に莫大な手間がかか
ることが予想される。
ゲートアレイの普及が確実視されているが、この設計に
従来のCADシステムを用いると、前述したように、１度
に組合わせることのできる各ファンクションモジュール
のゲート数が少ないことから、設計に莫大な手間がかか
ることが予想される。
（発明が解決しようとする問題点） 本発明は上述したような事情によりなされたもので、
CADシステムによりゲートアレイやLSIの設計を行なう場
合に設計作業が容易であり、相当大規模なゲートアレイ
の設計にも対応可能なCADシステムの提供を目的として
いる。
CADシステムによりゲートアレイやLSIの設計を行なう場
合に設計作業が容易であり、相当大規模なゲートアレイ
の設計にも対応可能なCADシステムの提供を目的として
いる。
［発明の構成］ （問題点を解決するための手段） 本発明のCADシステムは、CPUのペリフェラル回路と同
等の大規模集積回路の機能を実現するために必要な情報
を入力する入力手段と、少なくとも１万ゲート以上の各
種ゲートアレイを追加更新可能に保持するCADライブラ
リと、前記CADライブラリの内容を所望に応じて修正す
るCADライブラリエディタと、前記入力手段により入力
された情報を基に、前記大規模集積回路の機能を実現す
るために必要な個々のゲートアレイを前記CADライブラ
リから抽出して結合するデザインエディタと、前記デザ
インエディタによって抽出され結合される各種ゲートア
レイを遂次表示する表示手段とを備えている。
等の大規模集積回路の機能を実現するために必要な情報
を入力する入力手段と、少なくとも１万ゲート以上の各
種ゲートアレイを追加更新可能に保持するCADライブラ
リと、前記CADライブラリの内容を所望に応じて修正す
るCADライブラリエディタと、前記入力手段により入力
された情報を基に、前記大規模集積回路の機能を実現す
るために必要な個々のゲートアレイを前記CADライブラ
リから抽出して結合するデザインエディタと、前記デザ
インエディタによって抽出され結合される各種ゲートア
レイを遂次表示する表示手段とを備えている。
（作 用） 本発明のCADシステムでは、CPUのペリフェラル回路が
CADライブラリ内で１つのファンクションモジュールと
して構成されており、入力手段から入力される各情報に
基づいてデザインエディタがこれらを組合わせると、組
合わされたファンクションモジュールの数が少ないにも
かかわらず、相当大規模なゲートアレイを構築すること
ができる。
CADライブラリ内で１つのファンクションモジュールと
して構成されており、入力手段から入力される各情報に
基づいてデザインエディタがこれらを組合わせると、組
合わされたファンクションモジュールの数が少ないにも
かかわらず、相当大規模なゲートアレイを構築すること
ができる。
（実施例） 以下、本発明の実施例の詳細を図面に基いて説明す
る。
る。
第１図は本発明の一実施例システムの構成を示すブロ
ック図である。
ック図である。
同図において１は各設計基準を示す情報および各シン
ボルや回路部品等の回路要素に加え、CPUのペリフェラ
ル回路と同等な機能を有する10Kゲート以上のファンク
ションモジュールが格納されているCADライブラリ、２
はCADライブラリ１の内容の追加登録および修正を行な
うCADライブラリエディタ、３は図面データ、論理デー
タ、配線パターンデータ、シュミレーションデータ等が
格納されている設計データベース、４は会話型入力方式
により回路図を構築し、必要に応じて修正を施し、論理
シュミレーション等を実行するデザインエディタ、５は
会話型入力方式により各部品の配置や各配線を行なうパ
ターンエディタ、６は各表示を行なうディスプレイ、そ
して７は各入力を行なうコンソールである。
ボルや回路部品等の回路要素に加え、CPUのペリフェラ
ル回路と同等な機能を有する10Kゲート以上のファンク
ションモジュールが格納されているCADライブラリ、２
はCADライブラリ１の内容の追加登録および修正を行な
うCADライブラリエディタ、３は図面データ、論理デー
タ、配線パターンデータ、シュミレーションデータ等が
格納されている設計データベース、４は会話型入力方式
により回路図を構築し、必要に応じて修正を施し、論理
シュミレーション等を実行するデザインエディタ、５は
会話型入力方式により各部品の配置や各配線を行なうパ
ターンエディタ、６は各表示を行なうディスプレイ、そ
して７は各入力を行なうコンソールである。
本実施例システムでは、CADライブラリ１内に、あら
かじめ多数のファンクションモジュールが格納されてい
る。
かじめ多数のファンクションモジュールが格納されてい
る。
これらファンクションモジュールは、前述したよう
に、CPUのペリフェラル回路と同等な機能を有する10Kゲ
ート以上のモジュールであり、10Kゲート以上の規模を
有している。
に、CPUのペリフェラル回路と同等な機能を有する10Kゲ
ート以上のモジュールであり、10Kゲート以上の規模を
有している。
本実施例システムでは、オペレータがコンソール７を
通じて、設計したい大規模ゲートアレイの各情報を入力
すると、デザインエディタ４がCADライブラリ１から必
要なファンクションモジュールを抽出し、抽出したファ
ンクションモジュールを設計データベース３に格納され
ている各設計ルールに従って結合する。そしてディスプ
レイ６の画面には大規模ゲートアレイの回路図が遂次表
示される。
通じて、設計したい大規模ゲートアレイの各情報を入力
すると、デザインエディタ４がCADライブラリ１から必
要なファンクションモジュールを抽出し、抽出したファ
ンクションモジュールを設計データベース３に格納され
ている各設計ルールに従って結合する。そしてディスプ
レイ６の画面には大規模ゲートアレイの回路図が遂次表
示される。
さらにコンソール７からの所定の指示により、設計さ
れた回路シュミレーションが行なわれ、パターンエディ
タ５の機能により各ファンクションモジュールが適当に
レイアウトされ、必要に応じて部分的な修正が行なわ
れ、ディスプレイ６の画面に最終的な配線パターンが表
示される。
れた回路シュミレーションが行なわれ、パターンエディ
タ５の機能により各ファンクションモジュールが適当に
レイアウトされ、必要に応じて部分的な修正が行なわ
れ、ディスプレイ６の画面に最終的な配線パターンが表
示される。
本実施例システムによると、例えば第２図に示したよ
うな回路と等価なゲートアレイを設計することができ
る。
うな回路と等価なゲートアレイを設計することができ
る。
この回路は、市販の82C37相当のペリフェラル回路1
1、82C59相当のペリフェラル回路12、82C53相当のペリ
フェラル回路13、およびランダム部14とから構成されて
おり、外部からの制御信号により、これらが作動する。
1、82C59相当のペリフェラル回路12、82C53相当のペリ
フェラル回路13、およびランダム部14とから構成されて
おり、外部からの制御信号により、これらが作動する。
そして従来のCADシステムでは、組合わせることので
きるファンクションモジュールの数の制限から、図中Ａ
に示した部分のみのゲートアレイ化が可能であったが、
本実施例システムでは、あらかじめ設計されて所定の検
証が済んだ、各ペリフェラル回路11〜13と等価な機能を
持つファンクションモジュールがCADライブラリ１内に
格納されているので、組合わされるファンクションモジ
ュールの数が少ないにもかかわらず、図中Ｂに示した部
分までを全てゲートアレイ化することができる。
きるファンクションモジュールの数の制限から、図中Ａ
に示した部分のみのゲートアレイ化が可能であったが、
本実施例システムでは、あらかじめ設計されて所定の検
証が済んだ、各ペリフェラル回路11〜13と等価な機能を
持つファンクションモジュールがCADライブラリ１内に
格納されているので、組合わされるファンクションモジ
ュールの数が少ないにもかかわらず、図中Ｂに示した部
分までを全てゲートアレイ化することができる。
第３図は本発明の他の実施例システムによりゲートア
レイ化することができる回路の一例を示す図である。
レイ化することができる回路の一例を示す図である。
この実施例システムは第１図に示したシステムと共通
の構成であるが、CADライブラリ１が、前述したCPUのペ
リフェラル回路と同等な機能を有する複数のファンクシ
ョンモジュールの他に、これらファンクションモジュー
ルをカスケード接続したファンクションモジュールを予
め保持している。
の構成であるが、CADライブラリ１が、前述したCPUのペ
リフェラル回路と同等な機能を有する複数のファンクシ
ョンモジュールの他に、これらファンクションモジュー
ルをカスケード接続したファンクションモジュールを予
め保持している。
第３図に示した回路は、市販の82C59相当のペリフェ
ラル回路15、82C53相当のペリフェラル回路16、カスケ
ード接続されている各82C37相当のペリフェラル回路1
7、18、19、およびランダム部20とから構成されてお
り、外部からの制御信号によりこれらが作動する。
ラル回路15、82C53相当のペリフェラル回路16、カスケ
ード接続されている各82C37相当のペリフェラル回路1
7、18、19、およびランダム部20とから構成されてお
り、外部からの制御信号によりこれらが作動する。
そして従来のCADシステムでは、組合わせることので
きるファンクションモジュールの数の制限から、図中Ｄ
に示した部分のみのゲートアレイ化が可能であったが、
本実施例システムではペリフェラル回路15、16と等価な
機能を持ったファンクションモジュールに加え、あらか
じめ設計され所定の検証を経た、ペリフェラル回路17〜
19がカスケード接続されてなるファンクションモジュー
ルがCADライブラリ１内に格納されているので、組合わ
されるファンクションモジュールの数が少ないにもかか
わらず、図中Ｅに示した部分までを全てゲートアレイ化
することができる。
きるファンクションモジュールの数の制限から、図中Ｄ
に示した部分のみのゲートアレイ化が可能であったが、
本実施例システムではペリフェラル回路15、16と等価な
機能を持ったファンクションモジュールに加え、あらか
じめ設計され所定の検証を経た、ペリフェラル回路17〜
19がカスケード接続されてなるファンクションモジュー
ルがCADライブラリ１内に格納されているので、組合わ
されるファンクションモジュールの数が少ないにもかか
わらず、図中Ｅに示した部分までを全てゲートアレイ化
することができる。
なお上述した各実施例では本発明シスイテムを大規模
ゲートアレイの設計に用いた場合について説明したが、
本発明システムはスタンダードセルや他のカスタムLSI
の設計にも応用することができる。
ゲートアレイの設計に用いた場合について説明したが、
本発明システムはスタンダードセルや他のカスタムLSI
の設計にも応用することができる。
［発明の効果］ 以上説明したように本発明のCADシステムは、CPUのペ
リフェラル回路がCADライブラリ内で１つのファンクシ
ョンモジュールとして構成されているため、ゲートアレ
イやLSIの設計を行なう場合に設計作業が極めて容易で
あり、相当大規模なゲートアレイの設計にも対応可能で
ある。
リフェラル回路がCADライブラリ内で１つのファンクシ
ョンモジュールとして構成されているため、ゲートアレ
イやLSIの設計を行なう場合に設計作業が極めて容易で
あり、相当大規模なゲートアレイの設計にも対応可能で
ある。
さらに開発評価の時間および経費の軽減が可能とな
り、開発ツール（特に製造プロセス）の簡素化が可能に
なる上、CPU周辺のICとゲートアレイを含んだシステム
の小形化も可能となる。
り、開発ツール（特に製造プロセス）の簡素化が可能に
なる上、CPU周辺のICとゲートアレイを含んだシステム
の小形化も可能となる。
第１図は本発明の一実施例システムの構成を示すブロッ
ク図、第２図は同実施例システムによりゲートアレイ化
が可能な回路の一例を示す回路図、第３図は本発明の他
の実施例システムによりゲートアレイ化が可能な回路の
一例を示す回路図である。 １……CADライブラリ ２……CADライブラリエディタ ３……設計データベース ４……デザインエディタ ５……パターンエディタ ６……ディスプレイ ７……コンソール
ク図、第２図は同実施例システムによりゲートアレイ化
が可能な回路の一例を示す回路図、第３図は本発明の他
の実施例システムによりゲートアレイ化が可能な回路の
一例を示す回路図である。 １……CADライブラリ ２……CADライブラリエディタ ３……設計データベース ４……デザインエディタ ５……パターンエディタ ６……ディスプレイ ７……コンソール
Claims (1)
- 【請求項１】CPUのペリフェラル回路と同等の大規模集
積回路の機能を実現するために必要な情報を入力する入
力手段と、 少なくとも１万ゲート以上の各種ゲートアレイを追加更
新可能に保持するCADライブラリと、 前記CADライブラリの内容を所望に応じて修正するCADラ
イブラリエディタと、 前記入力手段により入力された情報を基に、前記大規模
集積回路の機能を実現するために必要な個々のゲートア
レイを前記CADライブラリから抽出して結合するデザイ
ンエディタと、 前記デザインエディタによって抽出され結合される各種
ゲートアレイを遂次表示する表示手段と を備えてなることを特徴とするCADシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61232127A JP2557856B2 (ja) | 1986-09-30 | 1986-09-30 | Ｃａｄシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61232127A JP2557856B2 (ja) | 1986-09-30 | 1986-09-30 | Ｃａｄシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6385975A JPS6385975A (ja) | 1988-04-16 |
| JP2557856B2 true JP2557856B2 (ja) | 1996-11-27 |
Family
ID=16934424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61232127A Expired - Lifetime JP2557856B2 (ja) | 1986-09-30 | 1986-09-30 | Ｃａｄシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557856B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2642148B2 (ja) * | 1988-07-04 | 1997-08-20 | 本田技研工業株式会社 | 電子制御ユニットの故障モード効果解析シミュレーション方法 |
| JP2642145B2 (ja) * | 1988-07-04 | 1997-08-20 | 本田技研工業株式会社 | 故障モード効果解析シミュレーション方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH067387B2 (ja) * | 1984-08-10 | 1994-01-26 | 株式会社日立製作所 | 自動レイアウト方法 |
-
1986
- 1986-09-30 JP JP61232127A patent/JP2557856B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 日経エレクトロニクス第３７７号ＰＰ．１６５−１９２（昭６０．９．９） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6385975A (ja) | 1988-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |