JP2642145B2 - 故障モード効果解析シミュレーション方法 - Google Patents
故障モード効果解析シミュレーション方法Info
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- JP2642145B2 JP2642145B2 JP63166235A JP16623588A JP2642145B2 JP 2642145 B2 JP2642145 B2 JP 2642145B2 JP 63166235 A JP63166235 A JP 63166235A JP 16623588 A JP16623588 A JP 16623588A JP 2642145 B2 JP2642145 B2 JP 2642145B2
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- Japan
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- analysis
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- failure mode
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はFMEAシミュレーションのための解析回路の切
り出し方法に関するものである。
り出し方法に関するものである。
［従来の技術］ 故障モード効果解析（FMEA、Fail Mode Effect Anali
sys）は、例えば自動車用の電子制御ユニット（ECU;Ele
ctronics Control Unit）のすべての回路構成部品に対
して考えられる故障モードを設定し、それぞれのモード
での回路動作を解析するものである。このFMEAシミュレ
ーションを実行するためには、シミュレーションの対象
となる解析回路ブロックを形成する必要がある。この解
析回路ブロックを形成する手法としては、最初から新た
な回路としてコンピュータ等で人間が設計していく場合
と、既存あるいは新規入力された回路ブロックから解析
回路を切り出し、これらを組み合わせてコンピュータで
１つの解析回路ブロックを設計していく場合がある。
sys）は、例えば自動車用の電子制御ユニット（ECU;Ele
ctronics Control Unit）のすべての回路構成部品に対
して考えられる故障モードを設定し、それぞれのモード
での回路動作を解析するものである。このFMEAシミュレ
ーションを実行するためには、シミュレーションの対象
となる解析回路ブロックを形成する必要がある。この解
析回路ブロックを形成する手法としては、最初から新た
な回路としてコンピュータ等で人間が設計していく場合
と、既存あるいは新規入力された回路ブロックから解析
回路を切り出し、これらを組み合わせてコンピュータで
１つの解析回路ブロックを設計していく場合がある。
［発明が解決しようとする課題］ ところが、前者の手法ではFMEAシミュレーションのた
びに最初から回路を形成しなければならず、多大な労力
を要する。これに対し、後者の手法では既存の回路を利
用できるので、労力を削減できる。しかし、このような
手法として有効なものは、未だ見出されていない。この
ため、効率よくFMEAシミュレーションを実行する上での
障害となっていた。
びに最初から回路を形成しなければならず、多大な労力
を要する。これに対し、後者の手法では既存の回路を利
用できるので、労力を削減できる。しかし、このような
手法として有効なものは、未だ見出されていない。この
ため、効率よくFMEAシミュレーションを実行する上での
障害となっていた。
そこで本発明は、効率的なFMEAシミュレーション方法
を提供することを目的とする。
を提供することを目的とする。
［課題を解決するための手段］ この発明は、コンピュータを用いて自動車の電子制御
ユニットの電子回路について故障モード効果解析シミュ
レーションを行う方法であって、 前記電子回路の複数の回路ブロックを記憶する第１の
メモリから一つの回路ブロックを読み出すステップと、 前記コンピュータの入力手段から、前記読み出された
回路ブロック内の入出力ノードの指定が入力されること
に応答して該回路ブロック内の解析すべき回路を入り出
すステップと、 前記入力手段からの入力に応答して、前記切り出され
た解析回路を変更するステップと、 前記切り出され変更された解析回路を第２のメモリに
格納するステップと、を含み、解析すべき全ての回路が
切り出されるまで上記のステップを繰り返し、解析すべ
き全ての回路が切り出され前記第２のメモリに格納され
た後、該第２のメモリに格納された解析回路に対して順
次故障モードを適用し、その故障モードが前記自動車の
電子制御ユニットに及ぼす効果をシミュレートする。
ユニットの電子回路について故障モード効果解析シミュ
レーションを行う方法であって、 前記電子回路の複数の回路ブロックを記憶する第１の
メモリから一つの回路ブロックを読み出すステップと、 前記コンピュータの入力手段から、前記読み出された
回路ブロック内の入出力ノードの指定が入力されること
に応答して該回路ブロック内の解析すべき回路を入り出
すステップと、 前記入力手段からの入力に応答して、前記切り出され
た解析回路を変更するステップと、 前記切り出され変更された解析回路を第２のメモリに
格納するステップと、を含み、解析すべき全ての回路が
切り出されるまで上記のステップを繰り返し、解析すべ
き全ての回路が切り出され前記第２のメモリに格納され
た後、該第２のメモリに格納された解析回路に対して順
次故障モードを適用し、その故障モードが前記自動車の
電子制御ユニットに及ぼす効果をシミュレートする。
この発明は、電子回路の回路構成部品ごとに故障モー
ドを設定し、電子回路を自動解析するものである。
ドを設定し、電子回路を自動解析するものである。
［作用］ 本発明によれば、解析回路ブロックを構成する解析回
路は、既存あるいは新規入力された回路ブロックから順
次に切り出され、その過程で回路の追加、変更、削除も
実行される。従って、コンピュータとマンマシンインタ
フェースを利用したFMEAシミュレーションの対象回路の
形成が可能になる。
路は、既存あるいは新規入力された回路ブロックから順
次に切り出され、その過程で回路の追加、変更、削除も
実行される。従って、コンピュータとマンマシンインタ
フェースを利用したFMEAシミュレーションの対象回路の
形成が可能になる。
［実施例］ 以下、添付図面の第１図ないし第５図にもとづいて、
本発明の実施例を説明する。なお、図面の説明において
同一要素には同一符号を付し、重複する説明を省略す
る。
本発明の実施例を説明する。なお、図面の説明において
同一要素には同一符号を付し、重複する説明を省略す
る。
第１図は本発明の実施例のフローチャートであり、第
２図はFMAEシミュレーションの全体的な処理を示すフロ
ーチャートである。第２図により全体処理を説明する
と、まず切り出す元となる回路図が入力される（ステッ
プ201）。この回路図には、最初から入力されている既
存のものと、新規に入力するものとがあり、これらは磁
気ディスク装置等のメモリ（第１のメモリ）に格納され
る。次にFMEA故障モードが入力される（ステップ20
2）。このFMEA故障モードについては、例えばダイオー
ドではアノードとカソードの短絡（ショート）および解
放（オープン）であり、バイポーラトランジスタではベ
ース・コレクタ間の短絡などである。次に、処理対象の
回路図の切り出しが実行される（ステップ203）が、こ
れについては後述する。
２図はFMAEシミュレーションの全体的な処理を示すフロ
ーチャートである。第２図により全体処理を説明する
と、まず切り出す元となる回路図が入力される（ステッ
プ201）。この回路図には、最初から入力されている既
存のものと、新規に入力するものとがあり、これらは磁
気ディスク装置等のメモリ（第１のメモリ）に格納され
る。次にFMEA故障モードが入力される（ステップ20
2）。このFMEA故障モードについては、例えばダイオー
ドではアノードとカソードの短絡（ショート）および解
放（オープン）であり、バイポーラトランジスタではベ
ース・コレクタ間の短絡などである。次に、処理対象の
回路図の切り出しが実行される（ステップ203）が、こ
れについては後述する。
ステップ203が終了すると、入出力条件が設定なされ
る（ステップ204）。これは、例えば電源端子の電圧レ
ベルを設定したり、出力端子の出力モードをパルスモー
ドに設定したりすることである。以上の前処理が終了す
ると、FMEAシミュレーションの本処理がされる（ステッ
プ205）、この処理手続はあらかじめプログラムされて
おり、例えば故障率の計算などが実行される。しかる
後、ステップ205におけるFMEAシミュレーションの結果
が出力される（ステップ206）。この出力は、リストに
プリントすることで行ってもよいが、CRTのようなモニ
タ等で表示するようにしてもよい。
る（ステップ204）。これは、例えば電源端子の電圧レ
ベルを設定したり、出力端子の出力モードをパルスモー
ドに設定したりすることである。以上の前処理が終了す
ると、FMEAシミュレーションの本処理がされる（ステッ
プ205）、この処理手続はあらかじめプログラムされて
おり、例えば故障率の計算などが実行される。しかる
後、ステップ205におけるFMEAシミュレーションの結果
が出力される（ステップ206）。この出力は、リストに
プリントすることで行ってもよいが、CRTのようなモニ
タ等で表示するようにしてもよい。
次に、第１図、第３図ないし第５図を参照して、本発
明の実施例の処理を詳細に説明する。
明の実施例の処理を詳細に説明する。
第１図はその詳細なフローチャートであり、第３図は
第１図の処理を実行するためのハードウェアを示す図で
あり、第４図は既存ファイル（OLD）と新規入力ファイ
ル（NEW）から解析回路ブロックを形成する方法を説明
する図であり、第５図は解析回路の切り出し例を示す図
である。
第１図の処理を実行するためのハードウェアを示す図で
あり、第４図は既存ファイル（OLD）と新規入力ファイ
ル（NEW）から解析回路ブロックを形成する方法を説明
する図であり、第５図は解析回路の切り出し例を示す図
である。
まず、第３図によりハードウェア構成を説明すると、
このシステムでは処理の中心としてCPU31が設けられ、
これにCRT32とキーボード33が接続される。このCRT32と
キーボード33でマンマシンインタフェースが構成され、
CRT32は解析回路のモニタ表示などに用いられ、キーボ
ード33は解析回路ブロックの指定や解析回路の変更等に
用いられる。メモリ34は処理中の解析回路等を一時的に
格納するもので、高速の読み出しおよび書き込みが可能
になっている。磁気ディスク記憶装置などからなるディ
スク35〜36のうち、ディスク35は既存の回路図を記憶し
ておくもの（OLDディスク35）であり、ディスク36は新
規に入力された回路図を記憶しておくもの（NEWディス
ク36）であり、ディスク36の本発明の処理により新たに
形成されたFMEAシミュレーションのための回路を記憶し
ておくもの（FMEAディスク37）である。
このシステムでは処理の中心としてCPU31が設けられ、
これにCRT32とキーボード33が接続される。このCRT32と
キーボード33でマンマシンインタフェースが構成され、
CRT32は解析回路のモニタ表示などに用いられ、キーボ
ード33は解析回路ブロックの指定や解析回路の変更等に
用いられる。メモリ34は処理中の解析回路等を一時的に
格納するもので、高速の読み出しおよび書き込みが可能
になっている。磁気ディスク記憶装置などからなるディ
スク35〜36のうち、ディスク35は既存の回路図を記憶し
ておくもの（OLDディスク35）であり、ディスク36は新
規に入力された回路図を記憶しておくもの（NEWディス
ク36）であり、ディスク36の本発明の処理により新たに
形成されたFMEAシミュレーションのための回路を記憶し
ておくもの（FMEAディスク37）である。
次に、第４図により解析回路ブロックの形成を説明す
る。
る。
まず、第３図のOLDディスク35には第４図のように既
存ファイル（OLD）が記憶されており、この既存ファイ
ル（OLD）は回路ブロックＩ、解析回路Ｂを有する回路
ブロックIIおよび解析回路Ａを有する回路ブロックIII
を含んでいるものとする。また、第３図のNEWディスク3
6には第４図のように新規入力ファイル（NEW）が存在し
ており、この新規入力ファイル（NEW）は解析回路Ｃを
有する回路ブロックIVと解析回路Ｄおよび解析回路Ｅを
有する回路ブロックＶを含んでいるものとする。
存ファイル（OLD）が記憶されており、この既存ファイ
ル（OLD）は回路ブロックＩ、解析回路Ｂを有する回路
ブロックIIおよび解析回路Ａを有する回路ブロックIII
を含んでいるものとする。また、第３図のNEWディスク3
6には第４図のように新規入力ファイル（NEW）が存在し
ており、この新規入力ファイル（NEW）は解析回路Ｃを
有する回路ブロックIVと解析回路Ｄおよび解析回路Ｅを
有する回路ブロックＶを含んでいるものとする。
この様なファイルを用いて、最終的に第３図のFMEAデ
ィスク37に格納されるFMEAシミュレーション用ファイル
（FMEA）が形成されるのであるが、この回路ブロックVI
は第４図のような解析回路No.1〜５の回路が含まれてい
る。ここにおいてNo.1の回路は解析回路Ａに回路ａを付
加したもの（回路Ａ＋ａ）であり、No.2の回路は解析回
路Ｂに変形を加えたもの（回路Ｂ′）であり、No.3の回
路は解析回路Ｃから回路ｃを削除したもの（回路Ｃ−
ｃ）であり、No.4およびNo.5の回路はそれぞれ解析回路
D,Eと同一の回路（回路D,E）である。
ィスク37に格納されるFMEAシミュレーション用ファイル
（FMEA）が形成されるのであるが、この回路ブロックVI
は第４図のような解析回路No.1〜５の回路が含まれてい
る。ここにおいてNo.1の回路は解析回路Ａに回路ａを付
加したもの（回路Ａ＋ａ）であり、No.2の回路は解析回
路Ｂに変形を加えたもの（回路Ｂ′）であり、No.3の回
路は解析回路Ｃから回路ｃを削除したもの（回路Ｃ−
ｃ）であり、No.4およびNo.5の回路はそれぞれ解析回路
D,Eと同一の回路（回路D,E）である。
次に第１図を参照して本発明の処理手順を説明する。
まず、ステップ101において回路No.1の解析回路Ａを
含む回路ブロックIIを指定する。この指定はキーボード
33を介して行う。次に、解析回路No.1を自動的メモリに
セットし（ステップ102）、ステップ103で自動切り出し
とされたときは自動切り出しをあらかじめ設定された手
順で実行し、自動切り出しでないときはキーボード33を
介して入出力ノードを指定する（ステップ105）。これ
を第５図により説明すると、まず既存ファイル（OLD）
中の解析回路Ａが実線のようになっているときに、入出
力ノードとして第５図中のN1〜N4を指定する。これによ
り、実線で示す解析回路Ａが切り出される。そして、ス
テップ106で追加、変更、削除が有りとされたときの
み、回路の追加、変更、削除を実行する（ステップ10
7）。第５図の場合には、実線で示す解析回路Ａに点線
で示す回路ａを付加するのであるから、これをキーボー
ド33で指示する。その結果は、CRT32によってモニタ表
示される（ステップ198）。
含む回路ブロックIIを指定する。この指定はキーボード
33を介して行う。次に、解析回路No.1を自動的メモリに
セットし（ステップ102）、ステップ103で自動切り出し
とされたときは自動切り出しをあらかじめ設定された手
順で実行し、自動切り出しでないときはキーボード33を
介して入出力ノードを指定する（ステップ105）。これ
を第５図により説明すると、まず既存ファイル（OLD）
中の解析回路Ａが実線のようになっているときに、入出
力ノードとして第５図中のN1〜N4を指定する。これによ
り、実線で示す解析回路Ａが切り出される。そして、ス
テップ106で追加、変更、削除が有りとされたときの
み、回路の追加、変更、削除を実行する（ステップ10
7）。第５図の場合には、実線で示す解析回路Ａに点線
で示す回路ａを付加するのであるから、これをキーボー
ド33で指示する。その結果は、CRT32によってモニタ表
示される（ステップ198）。
このステップ107,108は追加、変更等が完了するまで
繰り返され（ステップ109）、終了したら解析回路No.の
更新（ステップ111）と次の回路ブロックの指定がされ
る（ステップ111）。この場合には、回路No.2としての
解析回路Ｂを含む回路ブロックIIが指定される。
繰り返され（ステップ109）、終了したら解析回路No.の
更新（ステップ111）と次の回路ブロックの指定がされ
る（ステップ111）。この場合には、回路No.2としての
解析回路Ｂを含む回路ブロックIIが指定される。
解析回路Ｂに関しては解析定数の変更のみであり、こ
れはステップ107で実行される。そして、次に回路No.3
としての解析回路Ｃを含む回路ブロックIIIが指定さ
れ、回路Ｃから回路ｃの削除がステップ107で実行され
る。回路No.4,5についても順次に実行されるが、これら
解析回路D,Eはもとのままで良く、従ってそのまま切り
出される。
れはステップ107で実行される。そして、次に回路No.3
としての解析回路Ｃを含む回路ブロックIIIが指定さ
れ、回路Ｃから回路ｃの削除がステップ107で実行され
る。回路No.4,5についても順次に実行されるが、これら
解析回路D,Eはもとのままで良く、従ってそのまま切り
出される。
以上の処理により切り出された回路No.1〜５のもの
は、順次に第３のメモリ34に格納されており、全ての処
理が終了した時点でメモり34からFMEAディスク37（第２
のメモリ）に転送される。そして、次の処理であるFMEA
シミュレーションの本処理に供される。
は、順次に第３のメモリ34に格納されており、全ての処
理が終了した時点でメモり34からFMEAディスク37（第２
のメモリ）に転送される。そして、次の処理であるFMEA
シミュレーションの本処理に供される。
［発明の効果］ 以上、詳細に説明した通り本発明によれば、解析回路
ブロックを構成する解析回路は、既存の回路ブロックか
ら順次に切り出され、その過程で回路の追加、変更、削
除も実行される。従って、コンピュータとマンマシンイ
ンタフェースを利用したFMEAシミュレーションの対象回
路の形成が可能になる。このためFMEAシミュレーション
の効率を著しく向上することができる。
ブロックを構成する解析回路は、既存の回路ブロックか
ら順次に切り出され、その過程で回路の追加、変更、削
除も実行される。従って、コンピュータとマンマシンイ
ンタフェースを利用したFMEAシミュレーションの対象回
路の形成が可能になる。このためFMEAシミュレーション
の効率を著しく向上することができる。
第１図は、本発明の回路の切り出し処理を説明するフロ
ーチャート、第２図は、FMEAシミュレーションの全体処
理を説明するフローチャート、第３図は、第１図の処理
を実行するハードウェアの構成図、第４図は、回路の切
り出しの作用を説明する図、第５図は、回路の切り出し
例を示す図である。 31……CPU、32……CRT、33……キーボード、34……メモ
リ、35……OLDディスク、36……NEWディスク、37……FM
EAディスク、Ｉ〜IV……回路ブロック、Ａ〜Ｅ……解析
回路、OLD……既存ファイル、NEW……新規入力ファイ
ル、FMEA……FMEAシミュレーション用ファイル。
ーチャート、第２図は、FMEAシミュレーションの全体処
理を説明するフローチャート、第３図は、第１図の処理
を実行するハードウェアの構成図、第４図は、回路の切
り出しの作用を説明する図、第５図は、回路の切り出し
例を示す図である。 31……CPU、32……CRT、33……キーボード、34……メモ
リ、35……OLDディスク、36……NEWディスク、37……FM
EAディスク、Ｉ〜IV……回路ブロック、Ａ〜Ｅ……解析
回路、OLD……既存ファイル、NEW……新規入力ファイ
ル、FMEA……FMEAシミュレーション用ファイル。
Claims (1)
- 【請求項１】コンピュータを用いて自動車の電子制御ユ
ニットの電子回路について故障モード効果解析シミュレ
ーションを行う方法であって、 前記電子回路の複数の回路ブロックを記憶する第１のメ
モリから一つの回路ブロックを読み出すステップと、 前記コンピュータの入力手段から、前記読み出された回
路ブロック内の入出力ノードの指定が入力されることに
応答して該回路ブロック内の解析すべき回路を切り出す
ステップと、 前記入力手段からの入力に応答して、前記切り出された
解析回路を変更するステップと、 前記切り出され変更された解析回路を第２のメモリに格
納するステップと、を含み、解析すべき全ての回路が切
り出されるまで上記のステップを繰り返し、解析すべき
全ての回路が切り出され前記第２のメモリに格納された
後、該第２のメモリに格納された解析回路に対して順次
故障モードを適用し、その故障モードが前記自動車の電
子制御ユニットに及ぼす効果をシミュレートするシミュ
レーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63166235A JP2642145B2 (ja) | 1988-07-04 | 1988-07-04 | 故障モード効果解析シミュレーション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63166235A JP2642145B2 (ja) | 1988-07-04 | 1988-07-04 | 故障モード効果解析シミュレーション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0216468A JPH0216468A (ja) | 1990-01-19 |
| JP2642145B2 true JP2642145B2 (ja) | 1997-08-20 |
Family
ID=15827618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63166235A Expired - Lifetime JP2642145B2 (ja) | 1988-07-04 | 1988-07-04 | 故障モード効果解析シミュレーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2642145B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6154567A (ja) * | 1984-08-24 | 1986-03-18 | Hitachi Ltd | シミユレ−シヨン方法および装置 |
| JP2557856B2 (ja) * | 1986-09-30 | 1996-11-27 | 株式会社東芝 | Ｃａｄシステム |
-
1988
- 1988-07-04 JP JP63166235A patent/JP2642145B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0216468A (ja) | 1990-01-19 |
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