JPH02113370A - 論理回路図作成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路の回路設計を行なう際、論理
回路図のデータであるネットリストより論理回路図を作
成する作成方法に関する。

［従来の技術とその課題］ 大規模半導体集積回路（以下ＬＳＩと略す）がシリコン
基板上に配置配線されたいわゆるマスクパターンのレイ
アウト図を作成する場合、設計者はまず論理式等より回
路素子やこれらの素子を接続する結線等に関するデータ
をコンピュータに人力する。このようにして作成された
いわゆるネットリストより前記レイアウト図をコンピュ
ータを使用し自動作成する装置は従来より知られている
。

又、論理回路図を読み取り前記ネットリストを作成しさ
らにレイアウト図を作成する装置も従来より知られてい
る。

しかし、ネットリストより論理回路図を作成する装置は
無く、作成されたネットリストに誤りが有るか否か、作
成されるＬＳＩが正常に作動するか否かを検証するため
にはネットリストをチエツクするしかない。しかしネッ
トリストはデータの羅列であるためチエツクすることが
容易でなく、従ってチエツクミス等の発生も避けられな
いという問題点があった。

本発明は上述した問題点を解決するためになされたもの
で、ネットリストより論理回路図を作成する方法を提供
することを目的とする。

［課題を解決するための手段］ 本発明は、論理回路における論理素子、配線、外部入出
力を示すデータが列挙されたネットリストを解読し論理
回路図を作成するための内部データに展開する構文解析
工程と、前記構文解析工程より得られる論理素子を設定
範囲内に配置する素子配置工程と、配置された素子どお
しの概略的な配線を行なう大域配線工程と、前記大域配
線に基づき配線の座標位置を決定する詳細配線工程と、
上記すべての工程が終了後、論理回路図を送出する図形
用カニ程と、を備えたことを特徴とする。

［作用］ 構文解析工程によりネットリストが解読され解読結果に
もとずき検索された論理素子が素子配置工程にて設定範
囲内に配置される。論理素子が配置された後、大域配線
工程にて論理素子どおしの配線が実行され、各配線エリ
ア内を通過する配線数が求まる。そして詳細配線工程に
て各配線の座標が決定され、以上の工程終了後、図形用
カニ程にて論理回路図となってプリントアウトされる。

［実施例］ 第１図及び第２図を参照し、本発明の方法は、ステップ
ｌにて補助記憶部２に記憶される前記ネットリストを演
算部１が読み込むことでネットリストに記載されるデー
タを論理素子や結線データ等に展開するいわゆる構文解
析を行なう。又、構文解析を実行した時点で１つの図面
に配置できる最大素子数を越えている場合は、ネットリ
ストは分割され、複数回に分けて構文解析がなされる。

次に、演算部ｌは、ステップ２にて、ネットリストより
展開されｆこ論理素子を演算部ｌ内に設定される図面大
の範囲内へ配置するが、本方法においては第３図に示す
ように１つの図面を格子状に分割し、論理素子が配置さ
れる、園内斜線で示す、素子配置エリア６及び、論理素
子間を結ぶ線分が通る配線エリア７を定める。尚、各エ
リア６及び７の配置状態は、素子配置エリア６をとり囲
むように配線エリア７を配置するもので、素子配置エリ
ア６に配置される論理素子は、第４図に示すように図面
上の左側に入力端子８、右側に出力端子９となるように
配置される。このように論理素子の配置規定を定め、ま
ず外部より供給される信号線に総ての入力端子が結線さ
れる論理素子を図面の最も左側に列状に並ぶ素子配置エ
リア６に配置する。次に、配置された論理素子に接続す
る論理素子を結線データより判定し、前工程にて配置さ
れた論理素子に隣接する右側の素子配置エリア６に当該
論理素子を配置する。尚、右隣の素子配置エリア６に既
に論理素子が配置されている場合は前記右隣の素子配置
エリア６の上方又は下方の素子配置エリア６に接続関係
にある論理素子を配置する。そして全ての論理素子につ
いて配置が終了するまでこの工程を繰り返す。

すべての論理素子の配置終了後、ステップ３にて、演算
部ｌは配置した論理素子どうしを前記ネットリストに従
い結線を行う。このときの結線方法は、主記憶部３に記
憶するアルゴリズムに従い演算し概略的な配線いわゆる
大域配線を行なう。この大域配線を実行するアルゴリズ
ムとして本発明においては、例えば「情報処理　Ｖｏｌ
、２５　　Ｎｏ。

ｌＯ情報処理学会発行」に開示される公知のＬＥＥアル
ゴリズムを採用している。

論理素子及び大域配線が終了した時点で、ステップ４に
示すように、配置された論理素子の大きさより素子配置
エリア６のサイズを決定し、前述した大域配線にて各配
線エリア７内を通過する配線数カ判ることより各配線エ
リア７のサイズを決定する。すなわち行及び列方向のそ
れぞれにおいて最も大きい素子配置エリア６及び配線エ
リア７に一致して各行及び各列の幅が決定される。

そして、各配線エリア７を通過する配線リストより実際
の配線データに相当するセグメントリストを生成した後
ステップ４にて、各セグメントの座標は、例えば前記「
情報処理」に開示されるチャネル配線方法にて演算が行
なわれ決定される。このようにして詳細配線が行なわれ
る。尚、詳細配線時には、例えば外部出力端子材の論理
素子が図面内の中央部に配置されている場合には例えば
図面内の右端に再配置する等の処理も実行される。

以上のようにして論理素子及び配線の配置がなされ、こ
れらのデータは記憶装置に記憶されたり、表示部４に画
面表示されたりする。そして、前記データは、ステップ
５にて、論理回路図としてプリントアウトされる。

［発明の効果］ 以上詳述したように本発明によれば、ネットリストより
論理回路図が作成されることより、設計者はチエツクが
容易な論理回路図にてＬＳＩの作動、ネットリストの誤
り等をチエツクすればよい。

したがって、チエツクか容易でないネットリストを検証
することはなく、チエツクミス等が発生することら減少
する。

【図面の簡単な説明】

第１図は、本発明の回路図作成方法の工程を示す工程図
、第２図は、本発明の回路図作成方法を実行する装置の
構成を示すブロック図、第３図は第１図に示す素子配置
の状態を示す図、第４図は素子配置エリアに素子を配置
した状態を示す図である。 ｌ・・・演算部、　　２・・・補助記憶部、３・・・主
記憶部 特許出願人　株式会社　リ　コー

Claims (1)

【特許請求の範囲】
1. （１）論理回路における論理素子、配線、外部入出力を
   示すデータが列挙されたネットリストを解読し論理回路
   図を作成するための内部データに展開する構文解析工程
   と、 前記構文解析工程より得られる論理素子を設定範囲内に
   配置する素子配置工程と、 配置された素子どおしの概略的な配線を行なう大域配線
   工程と、 前記大域配線に基づき配線の座標位置を決定する詳細配
   線工程と、 上記すべての工程が終了後論理回路図を送出する図形出
   力工程と、 を備えたことを特徴とする論理回路図作成方法。