JPH0762866B2 - パターン信号処理用ｌｓｉ - Google Patents
パターン信号処理用ｌｓｉInfo
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- JPH0762866B2 JPH0762866B2 JP61091791A JP9179186A JPH0762866B2 JP H0762866 B2 JPH0762866 B2 JP H0762866B2 JP 61091791 A JP61091791 A JP 61091791A JP 9179186 A JP9179186 A JP 9179186A JP H0762866 B2 JPH0762866 B2 JP H0762866B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、センサのインテリジェント化を目指したパタ
ーン信号処理用LSIに関するものである。
ーン信号処理用LSIに関するものである。
［従来の技術］ 知能ロボットの視覚や、触覚、近接覚のセンサでは、パ
ターン情報を扱う必要性が叫ばれている。しかも、これ
らのセンサの場合、ロボットのアームやハンドに取り付
ける場合が多いため、配線コードを含めた小型軽量化、
集積化が必要であり、さらに入力動作に必要な処理時間
の短縮も重要ある。このため、演算回路や伝送回路を検
出部と一体化してそれらの要求を満たすインテリジェン
トセンサの開発が望まれている。
ターン情報を扱う必要性が叫ばれている。しかも、これ
らのセンサの場合、ロボットのアームやハンドに取り付
ける場合が多いため、配線コードを含めた小型軽量化、
集積化が必要であり、さらに入力動作に必要な処理時間
の短縮も重要ある。このため、演算回路や伝送回路を検
出部と一体化してそれらの要求を満たすインテリジェン
トセンサの開発が望まれている。
［発明が解決しようとする課題］ 本発明の主たる目的は、上述したセンサのインテリジェ
ント化を目指して、局所的な並列演算を実行するパター
ン信号処理用のLSIを提供することにある。
ント化を目指して、局所的な並列演算を実行するパター
ン信号処理用のLSIを提供することにある。
［課題を解決するための手段］ 上記目的を達成するための本発明のLSIは、複数のセン
サと１対１に直結してそれらのセンサからの情報を並列
的に直接入力する複数のプロセッサエレメント（以下、
セルと呼ぶ。）を備え、各セルを、 （１）センサ出力、隣接セルの出力、後記Ａレジスタ及
びＴレジスタの出力、並びにインストラクションの１ビ
ットからセルの入力を選択する８入力マルチプレクサ、 （２）上記マルチプレクサの出力をラッチして演算のタ
イミングを揃えるためのIn信号を作るＤ型フリップフロ
ップ、 （３）上記In信号、後述の演算ユニットの出力、インス
トラクションの１ビット、及び自分のレジスタの出力か
ら、次のＡ、Ｔ、Ｗの各レジスタへの入力を選択する３
つの４入力マルチプレクサ、 （４）２つの４ビットシフトレジスタを直列につなぐこ
とにより、４ビットまたは８ビットのレジスタとして使
用可能に形成したＡ（汎用アキュムレータ）、Ｔ（テン
プレートレジスタ）、Ｗ（重み付けレジスタ）の各８ビ
ットのシリアルレジスタ、 （５）キャリービット用及びサインビット用のＤ型フリ
ップフロップ、並びにサインビット用の４入力マルチプ
レクサが付設され、Ａ及びＢの２つの入力に対してビッ
トシリアルな演算処理を行う演算ユニット（ALU）、 （６）Ａ、Ｔ、Ｗのレジスタ、及びインストラクション
の１ビットを選択する４入力マルチプレクサ、 （７）その４入力マルチプレクサの出力をラッチしてAL
UのＢ入力を作るＤ型フリップフロップ、 （８）４ビットと４ビットのシリアルな掛算を行うマル
チプライヤ、 （９）上記掛算を行うか否かの選択を行う２入力マルチ
プレクサ、 （10）上記ALUの出力をラッチして演算のタイミングを
そろえるＤ型フリップフロップ、 （11）このセルの出力を選択する４入力マルチプレク
サ、 によって、集積化可能に構成したことを特徴とするもの
である。
サと１対１に直結してそれらのセンサからの情報を並列
的に直接入力する複数のプロセッサエレメント（以下、
セルと呼ぶ。）を備え、各セルを、 （１）センサ出力、隣接セルの出力、後記Ａレジスタ及
びＴレジスタの出力、並びにインストラクションの１ビ
ットからセルの入力を選択する８入力マルチプレクサ、 （２）上記マルチプレクサの出力をラッチして演算のタ
イミングを揃えるためのIn信号を作るＤ型フリップフロ
ップ、 （３）上記In信号、後述の演算ユニットの出力、インス
トラクションの１ビット、及び自分のレジスタの出力か
ら、次のＡ、Ｔ、Ｗの各レジスタへの入力を選択する３
つの４入力マルチプレクサ、 （４）２つの４ビットシフトレジスタを直列につなぐこ
とにより、４ビットまたは８ビットのレジスタとして使
用可能に形成したＡ（汎用アキュムレータ）、Ｔ（テン
プレートレジスタ）、Ｗ（重み付けレジスタ）の各８ビ
ットのシリアルレジスタ、 （５）キャリービット用及びサインビット用のＤ型フリ
ップフロップ、並びにサインビット用の４入力マルチプ
レクサが付設され、Ａ及びＢの２つの入力に対してビッ
トシリアルな演算処理を行う演算ユニット（ALU）、 （６）Ａ、Ｔ、Ｗのレジスタ、及びインストラクション
の１ビットを選択する４入力マルチプレクサ、 （７）その４入力マルチプレクサの出力をラッチしてAL
UのＢ入力を作るＤ型フリップフロップ、 （８）４ビットと４ビットのシリアルな掛算を行うマル
チプライヤ、 （９）上記掛算を行うか否かの選択を行う２入力マルチ
プレクサ、 （10）上記ALUの出力をラッチして演算のタイミングを
そろえるＤ型フリップフロップ、 （11）このセルの出力を選択する４入力マルチプレク
サ、 によって、集積化可能に構成したことを特徴とするもの
である。
［作 用］ 複数のセンサとセルを１対１に直結しているため、それ
らのセンサからの情報が複数のセルに並列的に直接入力
される。そのため、１回の入力動作で複数のセルへの入
力が可能であり、この入力動作に必要な処理時間が短縮
される。各セルにおいては、その各構成要素が有機的に
機能して情報を処理し、これにより各セル毎に並列演算
が行われる。特に、各セルにおいては、ビットシリアル
演算が行われるため、ゲート数を減少させることがで
き、また積和演算器を内蔵しているため相関演算等も実
現され、さらに各種制御線はマイクロプログラムによっ
て制御することも可能である。
らのセンサからの情報が複数のセルに並列的に直接入力
される。そのため、１回の入力動作で複数のセルへの入
力が可能であり、この入力動作に必要な処理時間が短縮
される。各セルにおいては、その各構成要素が有機的に
機能して情報を処理し、これにより各セル毎に並列演算
が行われる。特に、各セルにおいては、ビットシリアル
演算が行われるため、ゲート数を減少させることがで
き、また積和演算器を内蔵しているため相関演算等も実
現され、さらに各種制御線はマイクロプログラムによっ
て制御することも可能である。
［実施例］ 第１図は、本発明に係るパターン信号処理用LSIの実施
例の要部を示し、そのパターン信号処理用LSIは、セン
サに対応して第１図に示すようなセルの８個を有するも
のである。
例の要部を示し、そのパターン信号処理用LSIは、セン
サに対応して第１図に示すようなセルの８個を有するも
のである。
第２図に基づいてその概要を説明すると、同図（ａ），
（ｂ）は、センサとそのセンサからの情報を処理するセ
ルとの対応関係を示し、第２図（ａ）はマトリクスタイ
プのもので、マトリクス状に配置されたセンサ1,1,・・
の出力を一つに付き一つのセル2,2,・・に入力するタイ
プである。また、第２図（ｂ）は、スキャンニングタイ
プのもので、11,11,・・はセンサ、12,12,・・はセルを
それぞれ示し、一つのセンサ列に対して一つのセルが対
応している。
（ｂ）は、センサとそのセンサからの情報を処理するセ
ルとの対応関係を示し、第２図（ａ）はマトリクスタイ
プのもので、マトリクス状に配置されたセンサ1,1,・・
の出力を一つに付き一つのセル2,2,・・に入力するタイ
プである。また、第２図（ｂ）は、スキャンニングタイ
プのもので、11,11,・・はセンサ、12,12,・・はセルを
それぞれ示し、一つのセンサ列に対して一つのセルが対
応している。
本発明の実施例として示すパターン信号処理用LSIは、
上記第２図（ａ），（ｂ）において、SPE−８と表示し
た部分のセル（１×８セル）をチップ化したもので、全
体として、内部の構造を各セル共通の制御線で制御する
SIMD型の並列処理を行う構造になっている。
上記第２図（ａ），（ｂ）において、SPE−８と表示し
た部分のセル（１×８セル）をチップ化したもので、全
体として、内部の構造を各セル共通の制御線で制御する
SIMD型の並列処理を行う構造になっている。
次に、第１図に示す一つのセルの構成について説明す
る。
る。
まず、このセルの主要部は、セルの入力を選択する８入
力マルチプレクサ21、演算のタイミングを揃えるための
In信号を作るＤ型フリップフロップ22、次のＡ（汎用ア
キュムレータ）、Ｔ（テンプレートレジスタ）、Ｗ（重
み付けレジスタ）の各レジスタへの入力を選択する４入
力マルチプレクサ23A,23T,23W、２つの４ビットシフト
レジスタを直列につなぐことにより形成したA,T,Wの各
８ビットのシリアルレジスタ24A,24T,24W、キャリービ
ット用及びサインビット用のＤ型フリップフロップ25c,
25s、並びにサインビット用の４入力マルチプレクサ25m
が付設され、このセルの主たる演算処理を行うALU25、
上記ALU25のＢ入力を選択する４入力マルチプレクサ2
6、演算のタイミングを揃えるＤ型フリップフロップ2
7、シリアルな掛算を行うマルチプライヤ28、上記掛算
を行うか否かを選択する２入力マルチプレクサ29、上記
ALU25の出力をラッチして演算のタイミングをそろえる
Ｄ型フリップフロップ30、このセルの出力を選択する４
入力マルチプレクサ31によって構成されている。
力マルチプレクサ21、演算のタイミングを揃えるための
In信号を作るＤ型フリップフロップ22、次のＡ（汎用ア
キュムレータ）、Ｔ（テンプレートレジスタ）、Ｗ（重
み付けレジスタ）の各レジスタへの入力を選択する４入
力マルチプレクサ23A,23T,23W、２つの４ビットシフト
レジスタを直列につなぐことにより形成したA,T,Wの各
８ビットのシリアルレジスタ24A,24T,24W、キャリービ
ット用及びサインビット用のＤ型フリップフロップ25c,
25s、並びにサインビット用の４入力マルチプレクサ25m
が付設され、このセルの主たる演算処理を行うALU25、
上記ALU25のＢ入力を選択する４入力マルチプレクサ2
6、演算のタイミングを揃えるＤ型フリップフロップ2
7、シリアルな掛算を行うマルチプライヤ28、上記掛算
を行うか否かを選択する２入力マルチプレクサ29、上記
ALU25の出力をラッチして演算のタイミングをそろえる
Ｄ型フリップフロップ30、このセルの出力を選択する４
入力マルチプレクサ31によって構成されている。
また、上記LSIには、８個のセルにおけるALUの出力をRo
wとColでスキャンニングする８入力NAND要素32、論理演
算後に全部のセルでビットが立っているか否かをチェッ
クするための８入力NOR要素33が設けられている。
wとColでスキャンニングする８入力NAND要素32、論理演
算後に全部のセルでビットが立っているか否かをチェッ
クするための８入力NOR要素33が設けられている。
次に、上記セルにおける各要素についてさらに具体的に
説明する。
説明する。
８入力マルチプレクサ（21） ８つの入力、即ち、センサ出力（ss）、隣接セルの出力
（RU,RLo,RLe,RR）,Aレジスタ及びＴレジスタの出力（A
reg.,Treg.），インストラクションの１ビット（I31）
から一つを選択し、次のを経てIn信号を作る。いわ
ば、このセルの入力を選択するものである。
（RU,RLo,RLe,RR）,Aレジスタ及びＴレジスタの出力（A
reg.,Treg.），インストラクションの１ビット（I31）
から一つを選択し、次のを経てIn信号を作る。いわ
ば、このセルの入力を選択するものである。
センサ出力を選択すれば、センサの出力が演算処理の対
象となり、隣接セルを選択すれば、相関演算などの空間
的フィルタリングが可能となり、ＡレジスタやＴレジス
タを選択すれば、レジスタ間の演算が可能となり、イン
ストラクションの１ビットを選択すれば、ソフトウェア
上から１ビット単位の定数の入力が可能となる。
象となり、隣接セルを選択すれば、相関演算などの空間
的フィルタリングが可能となり、ＡレジスタやＴレジス
タを選択すれば、レジスタ間の演算が可能となり、イン
ストラクションの１ビットを選択すれば、ソフトウェア
上から１ビット単位の定数の入力が可能となる。
Ｄ型フリップフロップ（22） 上記の出力をラッチし、In信号を作る。この信号は、
演算のタイミングを揃えるためのものである。CP0はシ
ステムクロック、I33はリセット信号である。
演算のタイミングを揃えるためのものである。CP0はシ
ステムクロック、I33はリセット信号である。
−１〜34入力マルチプレクサ（23A,23T,23W） A,T,Wの各レジスタへの入力を選択する。４つの入力
は、上記の出力であるIn信号、後述のALUの出力、イ
ンストラクションの１ビット、自分のレジスタの出力で
ある。
は、上記の出力であるIn信号、後述のALUの出力、イ
ンストラクションの１ビット、自分のレジスタの出力で
ある。
上記のIn信号を選択すれば、Inからレジスタへの代入
が可能となり、後述のALUの出力を選択すれば、演算結
果をレジスタに戻すことができ、インストラクションの
１ビットを選択すれば、ソフトウェア上から１ビット単
位の定数をレジスタに設定することができる。
が可能となり、後述のALUの出力を選択すれば、演算結
果をレジスタに戻すことができ、インストラクションの
１ビットを選択すれば、ソフトウェア上から１ビット単
位の定数をレジスタに設定することができる。
−１〜38ビットのシリアルレジスタ（24A,24T,24W） A,T,Wの３種類で、それぞれ４ビットのシフトレジスタ
を２つ直列に用いることにより、８ビットのシリアルレ
ジスタを形成している。これらは、上下４ビットずつを
スワップ可能にしており、８ビット単位のレジスタとし
ても、４ビット単位のレジスタとしても使えるようにし
ている。
を２つ直列に用いることにより、８ビットのシリアルレ
ジスタを形成している。これらは、上下４ビットずつを
スワップ可能にしており、８ビット単位のレジスタとし
ても、４ビット単位のレジスタとしても使えるようにし
ている。
I28〜I30はそのスワップ信号、CP1〜CP3はシフト信号で
ある。ＡレジスタとＴレジスタは全く同等の扱いを受け
るが、掛算の置数として使えるのは、Ｗレジスタの上位
の４ビットだけである。
ある。ＡレジスタとＴレジスタは全く同等の扱いを受け
るが、掛算の置数として使えるのは、Ｗレジスタの上位
の４ビットだけである。
ALU（25） このセルの主たる演算処理を行う部分で、Ａからの入力
とＢからの入力に対し、ビットシリアルな演算を行うも
のである。このALUには、キャリービット用のＤ型フリ
ップフロップ25c、サインビット用のＤ型フリップフロ
ップ25s、サインビット選択用の４入力マルチプレクサ2
5mが付設され、マルチプレクサ25mにより各レジスタ
（４ビット対応）のサインビットを選択し、Ｄ型フリッ
プフロップ25sでラッチすることにより演算の正負の制
御が行われる。
とＢからの入力に対し、ビットシリアルな演算を行うも
のである。このALUには、キャリービット用のＤ型フリ
ップフロップ25c、サインビット用のＤ型フリップフロ
ップ25s、サインビット選択用の４入力マルチプレクサ2
5mが付設され、マルチプレクサ25mにより各レジスタ
（４ビット対応）のサインビットを選択し、Ｄ型フリッ
プフロップ25sでラッチすることにより演算の正負の制
御が行われる。
これらにより可能な演算は、 A andB A and A or B A or A exor B A exor ， Ａ＋B,A−B,|A|,|B| （はＢの反転を意味する。） となる。
４入力マルチプレクサ（26） ALUのＢ入力を選択するためのものである。３つのレジ
スタの出力（Areg.,Treg.,Wreg.）及びソフトウェアか
らの定数（I32）を選択できる。
スタの出力（Areg.,Treg.,Wreg.）及びソフトウェアか
らの定数（I32）を選択できる。
Ｄ型フリップフロップ（27） 上記の出力をラッチしＢ入力を作る。演算のタイミン
グをそろえるためのものである。
グをそろえるためのものである。
マルチプライヤ（28） ４ビットと４ビットのシリアルの掛算を行うもので、具
体的にはIn（シリアル）とＷレジスタ（パラレル）の掛
算を実行し、上記ALU25のＡ入力に入れる。
体的にはIn（シリアル）とＷレジスタ（パラレル）の掛
算を実行し、上記ALU25のＡ入力に入れる。
２入力マルチプレクサ（29） 上記のマルチプライヤを使うか使わないかの選択を行
う。In信号を選択すれば、それがALUのＡ入力となり、
マルチプライヤ側を選択すれば、掛算結果がALUのＡ入
力になる。
う。In信号を選択すれば、それがALUのＡ入力となり、
マルチプライヤ側を選択すれば、掛算結果がALUのＡ入
力になる。
Ｄ型フリップフロップ（30） 上記ALUの出力をラッチする。制御のタイミングをそろ
えるためのものである。
えるためのものである。
４入力マルチプレクサ（31） このセル自体の出力を選択するものである。
In信号を選択すれば、その信号はこのセルを演算処理な
しに通り抜けることになり（伝送用）、ALUを選択すれ
ば、演算結果がそのまま出力される。また、Areg.及びT
reg.を選択すれば各レジスタの内容が出力される。
しに通り抜けることになり（伝送用）、ALUを選択すれ
ば、演算結果がそのまま出力される。また、Areg.及びT
reg.を選択すれば各レジスタの内容が出力される。
なお、上記セルに付設される８入力NAND要素32は、８個
のセルにおけるALUの出力をスキャンニングするもので
あり、また、８入力NOR要素33は、論理演算後に、全部
のセルでビットが立っているかどうかをチェックするも
ので、一つのセルでもビットが立っていれば、論理０を
出力する。
のセルにおけるALUの出力をスキャンニングするもので
あり、また、８入力NOR要素33は、論理演算後に、全部
のセルでビットが立っているかどうかをチェックするも
ので、一つのセルでもビットが立っていれば、論理０を
出力する。
上述した構成を有するセルにおいては、センサあるいは
近傍のセルからの情報が、マルチプレクサを通してALU
やレジスタに入力され、所要の演算が行われるが、内部
の演算はビットシリアル演算であり、それによってセル
のゲート数を減らすことができる。また、４ビット×４
ビット＋８ビットの積和演算器も内蔵しており、そのた
め相関演算等を容易に実現することができる。
近傍のセルからの情報が、マルチプレクサを通してALU
やレジスタに入力され、所要の演算が行われるが、内部
の演算はビットシリアル演算であり、それによってセル
のゲート数を減らすことができる。また、４ビット×４
ビット＋８ビットの積和演算器も内蔵しており、そのた
め相関演算等を容易に実現することができる。
上記LSIの制御は、第１図に示す各種制御線（32ビッ
ト）をマイクロプログラム（1word＝10ビット）で制御
するが、この制御を実現する方法の一つは、マイクロプ
ロセッサを用いて制御する方法で、I/0プロセッサ的な
使い方である。もう一つは、一般のビットスライスマイ
クロプロセッサと同様にマイクロプログラムシーケンサ
を用いる方法で、専用のLSIも市販されている。この場
合、サブルーチンの実現も可能である。
ト）をマイクロプログラム（1word＝10ビット）で制御
するが、この制御を実現する方法の一つは、マイクロプ
ロセッサを用いて制御する方法で、I/0プロセッサ的な
使い方である。もう一つは、一般のビットスライスマイ
クロプロセッサと同様にマイクロプログラムシーケンサ
を用いる方法で、専用のLSIも市販されている。この場
合、サブルーチンの実現も可能である。
［発明の効果］ 以上に詳述した本発明のパターン信号処理用LSIは、複
数のセンサとプロセッサエレメントを１対１に直結し
て、それらのセンサからの情報を並列的に直接入力する
ようしているため、１回の入力動作で複数のセルへの入
力が可能であり、この入力動作に必要な処理時間が短縮
される。そして、複数のセンサからの情報の並列演算が
可能であるため、パターン情報を扱う必要性のある知能
ロボットの視覚や、触覚、近接覚のセンサにおけるイン
テリジェント化の達成に有用である。また、LSI化によ
りセンサの検出部分と演算部分を一体化でき、それによ
って配線コードを含めた小型軽量化等の要求をも満たし
たインテリジェント化を達成することができる。
数のセンサとプロセッサエレメントを１対１に直結し
て、それらのセンサからの情報を並列的に直接入力する
ようしているため、１回の入力動作で複数のセルへの入
力が可能であり、この入力動作に必要な処理時間が短縮
される。そして、複数のセンサからの情報の並列演算が
可能であるため、パターン情報を扱う必要性のある知能
ロボットの視覚や、触覚、近接覚のセンサにおけるイン
テリジェント化の達成に有用である。また、LSI化によ
りセンサの検出部分と演算部分を一体化でき、それによ
って配線コードを含めた小型軽量化等の要求をも満たし
たインテリジェント化を達成することができる。
第１図は本発明に係るLSI中の一つのプロセッサエレメ
ントのブロック図、第２図（ａ），（ｂ）はセンサとプ
ロセッサエレメントとの関係を示す説明図である。 1,11,……センサ、2,12,……セル、 21……８入力マルチプレクサ、 22,25c,25s,27,30……Ｄ型フリップフロップ、 23A,23T,23W……（４入力マルチプレクサ）、 25m,26,31……（４入力マルチプレクサ）、 24A,24T,24W……シリアルレジスタ、 25……演算ユニット、28……マルチプライヤ、 29……２入力マルチプレクサ。
ントのブロック図、第２図（ａ），（ｂ）はセンサとプ
ロセッサエレメントとの関係を示す説明図である。 1,11,……センサ、2,12,……セル、 21……８入力マルチプレクサ、 22,25c,25s,27,30……Ｄ型フリップフロップ、 23A,23T,23W……（４入力マルチプレクサ）、 25m,26,31……（４入力マルチプレクサ）、 24A,24T,24W……シリアルレジスタ、 25……演算ユニット、28……マルチプライヤ、 29……２入力マルチプレクサ。
Claims (1)
- 【請求項１】複数のセンサと１対１に直結してそれらの
センサからの情報を並列的に直接入力する複数のプロセ
ッサエレメントを備え、各プロセッサエレメントを、 センサ出力、隣接プロセッサエレメントの出力、後記Ａ
レジスタ及びＴレジスタの出力、並びにインストラクシ
ョンの１ビットからプロセッサエレメントの入力を選択
する８入力マルチプレクサ、 上記マルチプレクサの出力をラッチして演算のタイミン
グを揃えるためのIn信号を作るＤ型フリップフロップ、 上記In信号、後述の演算ユニットの出力、インストラク
ションの１ビット、及び自分のレジスタの出力から、次
のＡ、Ｔ、Ｗの各レジスタへの入力を選択する３つの４
入力マルチプレクサ、 ２つの４ビットシフトレジスタを直列につなぐことによ
り、４ビットまたは８ビットのレジスタとして使用可能
に形成したA,T,Wの各８ビットのシリアルレジスタ、 キャリービット用及びサインビット用のＤ型フリップフ
ロップ、並びにサインビット用の４入力マルチプレクサ
が付設され、Ａ及びＢの２つの入力に対してビットシリ
アルな演算処理を行う演算ユニット、 Ａ、Ｔ、Ｗのレジスタ、及びインストラクションの１ビ
ットを選択する４入力マルチプレクサ、 その４入力マルチプレクサの出力をラッチして演算ユニ
ットのＢ入力を作るＤ型フリップフロップ、 ４ビットと４ビットのシリアルな掛算を行うマルチプラ
イヤ、 上記掛算を行うか否かの選択を行う２入力マルチプレク
サ、 上記演算ユニットの出力をラッチして演算のタイミング
をそろえるＤ型フリップフロップ、 このプロセッサエレメントの出力を選択する４入力マル
チプレクサ、 によって、集積化可能に構成したことを特徴とするパタ
ーン信号処理用LSI。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61091791A JPH0762866B2 (ja) | 1986-04-21 | 1986-04-21 | パターン信号処理用ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61091791A JPH0762866B2 (ja) | 1986-04-21 | 1986-04-21 | パターン信号処理用ｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62247472A JPS62247472A (ja) | 1987-10-28 |
| JPH0762866B2 true JPH0762866B2 (ja) | 1995-07-05 |
Family
ID=14036430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61091791A Expired - Lifetime JPH0762866B2 (ja) | 1986-04-21 | 1986-04-21 | パターン信号処理用ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0762866B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000021284A1 (fr) * | 1998-10-07 | 2000-04-13 | Hamamatsu Photonics K. K. | Capteur de vision ultra-rapide |
| US7136097B1 (en) | 1999-10-04 | 2006-11-14 | Hamamatsu Photonics K.K. | Camera system for high-speed image processing including selection of at least one frame based on processed results |
| JP2006313543A (ja) * | 2005-05-02 | 2006-11-16 | Pixart Imaging Inc | 全画像を記録しなくても複数のオブジェクトを認識できる画像認識方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042516B2 (ja) * | 1980-03-04 | 1985-09-24 | 日本電信電話株式会社 | デ−タ処理装置 |
| JPS59172064A (ja) * | 1983-03-18 | 1984-09-28 | Fujitsu Ltd | ビデオ・システムにおける並列処理方式 |
-
1986
- 1986-04-21 JP JP61091791A patent/JPH0762866B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000021284A1 (fr) * | 1998-10-07 | 2000-04-13 | Hamamatsu Photonics K. K. | Capteur de vision ultra-rapide |
| US6608296B1 (en) | 1998-10-07 | 2003-08-19 | Hamamatsu Photonics K.K. | High-speed vision sensor having a parallel processing system |
| US7136097B1 (en) | 1999-10-04 | 2006-11-14 | Hamamatsu Photonics K.K. | Camera system for high-speed image processing including selection of at least one frame based on processed results |
| JP2006313543A (ja) * | 2005-05-02 | 2006-11-16 | Pixart Imaging Inc | 全画像を記録しなくても複数のオブジェクトを認識できる画像認識方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62247472A (ja) | 1987-10-28 |
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