JPS59114665A - 並列計算機システム - Google Patents
並列計算機システムInfo
- Publication number
- JPS59114665A JPS59114665A JP57223821A JP22382182A JPS59114665A JP S59114665 A JPS59114665 A JP S59114665A JP 57223821 A JP57223821 A JP 57223821A JP 22382182 A JP22382182 A JP 22382182A JP S59114665 A JPS59114665 A JP S59114665A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- processor
- matrix
- input
- central controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、並列計算機７ステムに関し、特に複合マイク
ロコンピュータ・システムとしても、１次元のプロセッ
サ・パイプライン型計算機システムとしても、２次元の
プロセッサ・ノくイブライン型計算機システムとしても
、利用できる並列計算機システムに関するものである。
ロコンピュータ・システムとしても、１次元のプロセッ
サ・パイプライン型計算機システムとしても、２次元の
プロセッサ・ノくイブライン型計算機システムとしても
、利用できる並列計算機システムに関するものである。
従来よシ、プロセッサ・パイプライン型計算機による行
列計算の実行方法は知られている（例えば、Ｍｅａｄ
＆ Ｃｏｎｗａｙ ［：［ｎｔｒｏｄｕｃｔｉｏｎ
ｔ。
列計算の実行方法は知られている（例えば、Ｍｅａｄ
＆ Ｃｏｎｗａｙ ［：［ｎｔｒｏｄｕｃｔｉｏｎ
ｔ。
ＶＩＳＩ Ｓｙｓｔｅｍｓ Ｊ Ａｄｄｉｓｏｎ−Ｗ
ｅｓｌｅｙ 、 １９８０参照）。
ｅｓｌｅｙ 、 １９８０参照）。
例えば、半導体製造プロセスのような分布定数系は空間
的床が９を有しているが、この、系の制御に必要なシミ
ュレーション、および最適化計算を行う場合、系を幾つ
かの小部分に分割して、複合マイクロコンピュータ・シ
ステムによシ並列計算を行う方法と、超スパース（疎）
な行列のパイプライン処理による並列計算を行う方法と
がある。
的床が９を有しているが、この、系の制御に必要なシミ
ュレーション、および最適化計算を行う場合、系を幾つ
かの小部分に分割して、複合マイクロコンピュータ・シ
ステムによシ並列計算を行う方法と、超スパース（疎）
な行列のパイプライン処理による並列計算を行う方法と
がある。
問題の型式に応じて、これら両者を併用することが望ま
しい。しかし従来の複合マイクロコンピュータ・プロセ
ッサ・パイプライン型計算機のアーキテクチャでは不可
能である。すなわち、行列計算専用の計算機では、それ
以外の処理を行わせることはできない。さらに、行列計
算の種類によって、プロセッサ・パイプラインの結合形
式を変える必要がある。一方、従来の可変結合の複合マ
イクロコンピュータ・システムをこの目的に使用する場
合、各プロセッサが自身のメモリ中のプログラムを取出
し、解読してから実行に移しているため、行列計算の基
本となる定型的な内積演算の速度を向上させることが阻
害されていた。
しい。しかし従来の複合マイクロコンピュータ・プロセ
ッサ・パイプライン型計算機のアーキテクチャでは不可
能である。すなわち、行列計算専用の計算機では、それ
以外の処理を行わせることはできない。さらに、行列計
算の種類によって、プロセッサ・パイプラインの結合形
式を変える必要がある。一方、従来の可変結合の複合マ
イクロコンピュータ・システムをこの目的に使用する場
合、各プロセッサが自身のメモリ中のプログラムを取出
し、解読してから実行に移しているため、行列計算の基
本となる定型的な内積演算の速度を向上させることが阻
害されていた。
本発明の目的は、このような従来の問題点を解消するた
め、通常は複数個のマイクロコンピュータの集合体とし
て各自のプログラムにしだがって各種の処理を行うが、
定型的な行列計算を行う場合には、行列計算専用装置を
付加することなく、高速処理を行い、全体の処理時間を
短縮できる並列計算機システムを提供することにある。
め、通常は複数個のマイクロコンピュータの集合体とし
て各自のプログラムにしだがって各種の処理を行うが、
定型的な行列計算を行う場合には、行列計算専用装置を
付加することなく、高速処理を行い、全体の処理時間を
短縮できる並列計算機システムを提供することにある。
本発明の並列計算機システムは、乗算器と加算器の各１
個を２本のバス・ラインに結合し、各プロセッサの入出
力端子と端子自身と、上記パス・ラインを選択的に結合
するスイッチを設け、制御部にこれら乗算器、加算器と
スイッチの動作を制御する回路を付加して、中央制御装
置からの割込信号によシ上記制御回路の動作を開始また
は停止させることに特徴がある。
個を２本のバス・ラインに結合し、各プロセッサの入出
力端子と端子自身と、上記パス・ラインを選択的に結合
するスイッチを設け、制御部にこれら乗算器、加算器と
スイッチの動作を制御する回路を付加して、中央制御装
置からの割込信号によシ上記制御回路の動作を開始また
は停止させることに特徴がある。
以下、本発明の実施例を、図面により説明する。
第１図は、本発明の実施例を示す１個のプロセッサのブ
ロック図である。
ロック図である。
第１図では、プロセッサの入出力端子１を１０本とする
が、これに限定されない。入出力端子１は、スイッチ２
を介して２本のパスライン３，４および補助伝送路２４
に接続される。スイッチ２は、制御部１９から信号線２
２を介して伝達される制御信号により、上記パスライン
３，４および伝送路２４と、１０本の入出力端子１のう
ちの３本とを接続する役目を持つ。パスライン３，４に
は、演算部１８、制御部１９、ワーキング・レジスタ２
０およびメモリ２１が接続されている。演算部１８は、
加算器１６と乗算器１７七を含むが、勿論これ以外に論
理演算ユニットやアドレス演算ユニット等を含んでも差
し支えない。演算部１８、ｆｆｔ［制御部１９、ワーキ
ング・レジスタ２０．およびメモリ２１は集合して１つ
のマイクロコンピュータとして機能する。
が、これに限定されない。入出力端子１は、スイッチ２
を介して２本のパスライン３，４および補助伝送路２４
に接続される。スイッチ２は、制御部１９から信号線２
２を介して伝達される制御信号により、上記パスライン
３，４および伝送路２４と、１０本の入出力端子１のう
ちの３本とを接続する役目を持つ。パスライン３，４に
は、演算部１８、制御部１９、ワーキング・レジスタ２
０およびメモリ２１が接続されている。演算部１８は、
加算器１６と乗算器１７七を含むが、勿論これ以外に論
理演算ユニットやアドレス演算ユニット等を含んでも差
し支えない。演算部１８、ｆｆｔ［制御部１９、ワーキ
ング・レジスタ２０．およびメモリ２１は集合して１つ
のマイクロコンピュータとして機能する。
次に、プログラム制御によらずに内積演算ｙ←ｙ＋ａＸ
ｘを行う場合の動作を説明する。この動作は、中央制御
装置から信号線２３を介して伝達される割込信号により
開始される。割込信号を受けると、制御部１９はアキュ
ムレータ１２、アキュムレータ・ラッチ１３およびレジ
スタ１４゜１５をクリアし、信号線２３を介して中央制
御装置から送られてくる同期信号に同期して動作する回
路（図示省略）を起動させる。同期信号には、次の３種
類の動作を行わせる信号ｒ、ｐ、Ｓの区別がある。
ｘを行う場合の動作を説明する。この動作は、中央制御
装置から信号線２３を介して伝達される割込信号により
開始される。割込信号を受けると、制御部１９はアキュ
ムレータ１２、アキュムレータ・ラッチ１３およびレジ
スタ１４゜１５をクリアし、信号線２３を介して中央制
御装置から送られてくる同期信号に同期して動作する回
路（図示省略）を起動させる。同期信号には、次の３種
類の動作を行わせる信号ｒ、ｐ、Ｓの区別がある。
（イ）動作１（受信動作）・・・・・・信号ｒが入力さ
れると、制御部１９はあらかじめ決められた入出力端子
１のうちの３本と、パスライン３，４および補助伝送路
２４とをスイッチ２により結合する。また、ゲート６を
開いて、アキュムレータ１２にデータｙを、ゲート９を
開いてレジスタ１４にデータＸを、それぞれセットする
。レジスタ１５にはデータａが入力される。他のグー）
（５，７，８゜１０．１１）は閉じたままである。ア
キュムレータ・ラッチ１３にもデータｙが入力される。
れると、制御部１９はあらかじめ決められた入出力端子
１のうちの３本と、パスライン３，４および補助伝送路
２４とをスイッチ２により結合する。また、ゲート６を
開いて、アキュムレータ１２にデータｙを、ゲート９を
開いてレジスタ１４にデータＸを、それぞれセットする
。レジスタ１５にはデータａが入力される。他のグー）
（５，７，８゜１０．１１）は閉じたままである。ア
キュムレータ・ラッチ１３にもデータｙが入力される。
（ロ）動作２（演算動作）・・・・・・信号ｐが入力さ
れると、制御部１９はグー）１０．１１を開いて乗算器
１７にデータＸとａを入力し、積３ Ｘ Ｘを計算する
。次に、ゲート７．８を開いて、データｙおよび積３Ｘ
ｘを加算器１６に入力して加算し、加算結果（３’十ａ
Ｘｘ）をゲート５を開いてアキュムレータ１２にセット
する。他のゲートは閉じたままでアシ、またスイッチ２
もすべてオフにしておく。
れると、制御部１９はグー）１０．１１を開いて乗算器
１７にデータＸとａを入力し、積３ Ｘ Ｘを計算する
。次に、ゲート７．８を開いて、データｙおよび積３Ｘ
ｘを加算器１６に入力して加算し、加算結果（３’十ａ
Ｘｘ）をゲート５を開いてアキュムレータ１２にセット
する。他のゲートは閉じたままでアシ、またスイッチ２
もすべてオフにしておく。
（ハ）動作３（送信動作）・・・・・・信号Ｓが入力さ
れると、制御部１９はあらかじめ決められた入出力端子
１のうちの３本と、パスライン３．４および補助伝送路
２４とをスイッチ２によシ結合する。同時にゲート６を
開いて演算結果（ｙ ＋ ａ ｘ ｘ ）を補助伝送路
２４上に、ゲート９を開いてデータＸをパスライン４上
に、それぞれ出力する。データａは、パスライン３上に
出力されている。他のゲートは閉じておく。このように
信号ｒでデータｙ。
れると、制御部１９はあらかじめ決められた入出力端子
１のうちの３本と、パスライン３．４および補助伝送路
２４とをスイッチ２によシ結合する。同時にゲート６を
開いて演算結果（ｙ ＋ ａ ｘ ｘ ）を補助伝送路
２４上に、ゲート９を開いてデータＸをパスライン４上
に、それぞれ出力する。データａは、パスライン３上に
出力されている。他のゲートは閉じておく。このように
信号ｒでデータｙ。
ｘ、Ｂを取ｐ入れ、信号ｐでｙ十ａＸｘを計算し、信号
Ｓで演算結果（３’＋ａＸｘ）およびｘ、Ｂを出力する
。各プロセッサは、停止を要求する割込信号が来るまで
、この同期信号にしたがって動作する。
Ｓで演算結果（３’＋ａＸｘ）およびｘ、Ｂを出力する
。各プロセッサは、停止を要求する割込信号が来るまで
、この同期信号にしたがって動作する。
次に、可変結合のプロセッサ・パイプライン・システム
として異なる種類の行列計算（行列とベクトルの乗算、
および行列と行列の乗算）を処理させる方法について述
べる。
として異なる種類の行列計算（行列とベクトルの乗算、
および行列と行列の乗算）を処理させる方法について述
べる。
プロセッサは、第２図に示すような１０本の入出力端子
（Ｌ１〜ＬＩＧ ）を持つ。プロセッサの固定的な結合
関係は、第３図に示すとおりであるが、スイッチ２のオ
ン・オフによシこの固定的な結合関係の許す範囲で種々
の接続を実現できる。以下、第３図に示す結合体をアレ
イと呼ぶ。アレイの境界部分は、入出力端子が自由にな
っているが、これらは適当な接続装置（中央制御装置に
制御されるものとする）によシ、端子相互または外部の
データ供給装置と接続されるものとする。
（Ｌ１〜ＬＩＧ ）を持つ。プロセッサの固定的な結合
関係は、第３図に示すとおりであるが、スイッチ２のオ
ン・オフによシこの固定的な結合関係の許す範囲で種々
の接続を実現できる。以下、第３図に示す結合体をアレ
イと呼ぶ。アレイの境界部分は、入出力端子が自由にな
っているが、これらは適当な接続装置（中央制御装置に
制御されるものとする）によシ、端子相互または外部の
データ供給装置と接続されるものとする。
中央制御装置からの同期信号は、第４図に示すように、
左下から右上にかけての対角線方向に独立に送ることが
できるものとする。第４図では、１１本の信号線（１）
〜（１１）が示されている。番号が異なる信号線には、
異なる信号を送ることができる。
左下から右上にかけての対角線方向に独立に送ることが
できるものとする。第４図では、１１本の信号線（１）
〜（１１）が示されている。番号が異なる信号線には、
異なる信号を送ることができる。
次に、行列とベクトルの乗算器として、この装置を用い
る場合を説明する。
る場合を説明する。
第５図は、各プロセッサのスイッチの動作を示す図であ
シ、第６図は各プロセッサの結合関係を示す図でおる。
シ、第６図は各プロセッサの結合関係を示す図でおる。
なお、第５図中、上半部、下半部とは、第６図に示すア
レイの上３層と下３層に位置するプロセッサに関するも
のであることを意味している。
レイの上３層と下３層に位置するプロセッサに関するも
のであることを意味している。
アレイの境界部分のうち、プロセッサの端子Ｌ４ 、Ｌ
ｓとＬ１０１Ｌ９とは結合されて、全体が１次元の配列
と見なせるようになっている。１次元配列の内積演算を
行うプロセッサの結合体に対しては、第７図に示すよう
に、データＸ、）’、Ａを流すことにより、行列とベク
トルの乗算が可能であることが知られている（前記参照
文献を再び参照）。本実施例ではＸ、ｙは第６図に示す
ように、それぞれ左下、右上のプロセッサに入力し、右
上、左下のプロセッサから出力させる。また、行列Ａの
要素ａＫついては、プレイの上側、下側の境界から、第
６図に示すように与えられる。アレイの内部のプロセッ
サに対しては、図中の点線で示す径路によＹ）ａが入力
される。ただし、この方法では、アレイは上下方向に６
層までという制限を受ける。各プロセッサの動作は、中
央制御装置からの同期信号ｒ、ｐ、ｓをこの順序で受け
るが、プレイ全体としては、第８図および第９図に示す
ようになる。第８図は、プロセッサが１つ置きに演算動
作を行っている状態を示しておシ、プロセッサ内の空白
部はｒ、ｐ、ｓのｂずれでもよいことを示している。第
９図は、次の時刻の状態を示している。すなわち、演算
が終了したプロセッサは、信号Ｓを受けて送信動作を行
い、隣接するプロセッサは信号ｒを受けて受信動作を行
う。
ｓとＬ１０１Ｌ９とは結合されて、全体が１次元の配列
と見なせるようになっている。１次元配列の内積演算を
行うプロセッサの結合体に対しては、第７図に示すよう
に、データＸ、）’、Ａを流すことにより、行列とベク
トルの乗算が可能であることが知られている（前記参照
文献を再び参照）。本実施例ではＸ、ｙは第６図に示す
ように、それぞれ左下、右上のプロセッサに入力し、右
上、左下のプロセッサから出力させる。また、行列Ａの
要素ａＫついては、プレイの上側、下側の境界から、第
６図に示すように与えられる。アレイの内部のプロセッ
サに対しては、図中の点線で示す径路によＹ）ａが入力
される。ただし、この方法では、アレイは上下方向に６
層までという制限を受ける。各プロセッサの動作は、中
央制御装置からの同期信号ｒ、ｐ、ｓをこの順序で受け
るが、プレイ全体としては、第８図および第９図に示す
ようになる。第８図は、プロセッサが１つ置きに演算動
作を行っている状態を示しておシ、プロセッサ内の空白
部はｒ、ｐ、ｓのｂずれでもよいことを示している。第
９図は、次の時刻の状態を示している。すなわち、演算
が終了したプロセッサは、信号Ｓを受けて送信動作を行
い、隣接するプロセッサは信号ｒを受けて受信動作を行
う。
次の時刻においては、いま受信動作を行ったプロセッサ
（演算動作を行ったプロセッサの隣接プロセッサ）が信
号ｐを受けて演算動作を行う。このような動作系列が可
能であるためには、アレイの横方向の配列の大きさが奇
数でなくてはならず、結局アレイ全体は太きく （６，
２ｎ＋１）という制約を満足する必要がある（ｎは整数
）。
（演算動作を行ったプロセッサの隣接プロセッサ）が信
号ｐを受けて演算動作を行う。このような動作系列が可
能であるためには、アレイの横方向の配列の大きさが奇
数でなくてはならず、結局アレイ全体は太きく （６，
２ｎ＋１）という制約を満足する必要がある（ｎは整数
）。
次に、行列と行列の乗算器として、この装置を用いる場
合について説明する。この場合の各プロセッサのスイッ
チの動作は、第１０図に示すとおシである。また、第１
１図は、その場合のプロセッサの結合関係を示す図であ
る。
合について説明する。この場合の各プロセッサのスイッ
チの動作は、第１０図に示すとおシである。また、第１
１図は、その場合のプロセッサの結合関係を示す図であ
る。
行列と行列の乗算をプロセッサ・パイプライン方式で行
う場合の原理は、第１２図に示すとおシである。第１１
図のシステム配置全体を４５°だけ右方向に回転させる
と、第１２図の配置となシ、斜め方向から行列Ａの要素
ａを、他方の斜め方向から行列Ｂの要素すを、それぞれ
入力することにより、各プロセッサから上方向に行列Ｃ
の要素Ｃが出力される。
う場合の原理は、第１２図に示すとおシである。第１１
図のシステム配置全体を４５°だけ右方向に回転させる
と、第１２図の配置となシ、斜め方向から行列Ａの要素
ａを、他方の斜め方向から行列Ｂの要素すを、それぞれ
入力することにより、各プロセッサから上方向に行列Ｃ
の要素Ｃが出力される。
第１３図は、行列と行列の乗算をプロセッサ・パイプラ
イン方式で行うための中央制御装置からの同期信号を示
す図である。第１３図に示すように、信号はｊ −＋
ｐ −＋ ８の順序で流す必要がｂるが、この状態は右
下から左上に向って波を立てる動作と似ている。
イン方式で行うための中央制御装置からの同期信号を示
す図である。第１３図に示すように、信号はｊ −＋
ｐ −＋ ８の順序で流す必要がｂるが、この状態は右
下から左上に向って波を立てる動作と似ている。
第１４図、第１５図および第１６図は、行列の乗算の３
うのステップを示す状態図である。
うのステップを示す状態図である。
ここで、Ｃ５１＝Ｃ１ｘ＋ａｔｔＸｂｔｔの計算過程を
見ると、左から３行目で、上から３行目のプロセッサに
注目したとき、その左隣）のプロセッサがａｌｌを出力
し、その上隣シのプロセッサがｂｉｔを出力し、−その
右下隣シのプロセッサがＣ１ｌを出力している（第１４
図）。次のステップ（第１５図）では、上記各プロセッ
サから注目のプロセッサに対してａｌｌ＋ Ｉ）１１＋
０１１が転送され、ここで（Ｃ１１＋ａＨＸｂｏ
）の演算が行われる。次のステップ（第１６図）では、
注目のプロセッサで演算結果ｃ’ｔ ｔが得られ、左上
隣シのプロセッサに転送される。
見ると、左から３行目で、上から３行目のプロセッサに
注目したとき、その左隣）のプロセッサがａｌｌを出力
し、その上隣シのプロセッサがｂｉｔを出力し、−その
右下隣シのプロセッサがＣ１ｌを出力している（第１４
図）。次のステップ（第１５図）では、上記各プロセッ
サから注目のプロセッサに対してａｌｌ＋ Ｉ）１１＋
０１１が転送され、ここで（Ｃ１１＋ａＨＸｂｏ
）の演算が行われる。次のステップ（第１６図）では、
注目のプロセッサで演算結果ｃ’ｔ ｔが得られ、左上
隣シのプロセッサに転送される。
以上説明したように、本発明によれば、通常は複数個の
マイクロコンピュータの集合体トシて、各自のプログラ
ムにしたがい各種の処理を行う装置が、定型的な行列計
算（行列とベクトルの乗算、行列と行列の乗算等）にお
いては、プログラムによらず、中央制御装置からの同期
信号にもとづいて高速に処理を行うことができる。この
結果、分布定数系のような大規模なシステムのシミュレ
ーションや最適化計算に頻出する連立−次方程式の求解
等の行列計算を高速に実行することができ、各種の行列
計算専用装置を付加せずに、全体の処理時間を短縮する
ことができる。
マイクロコンピュータの集合体トシて、各自のプログラ
ムにしたがい各種の処理を行う装置が、定型的な行列計
算（行列とベクトルの乗算、行列と行列の乗算等）にお
いては、プログラムによらず、中央制御装置からの同期
信号にもとづいて高速に処理を行うことができる。この
結果、分布定数系のような大規模なシステムのシミュレ
ーションや最適化計算に頻出する連立−次方程式の求解
等の行列計算を高速に実行することができ、各種の行列
計算専用装置を付加せずに、全体の処理時間を短縮する
ことができる。
第１図は本発明の実施例を示す１台のプロセッサのブロ
ック構成図、第２図は第１図のプロセッサの入出力端子
の説明図、第３図はプロセッサの結合図、第４図はプロ
セッサ結合体（アレイ）への中央制御装置からの信号送
信系統図、第５図は行列とベクトルの乗算実行時のプロ
セッサのスイッチの動作状態図、第６図は行列とベクト
ルの乗算時のプロセッサの結合図、第７図は行列とベク
トルの乗算を１次元アレイ上で行う方法の説明図、第８
図、第９図は行列とベクトルの乗算時のプロセッサの動
作状態図、第１０図は行列と行列の乗算実行時のプロセ
ッサのスイッチの動作状態図、第１１図は行列と行列の
乗算時のプロセッサの結合図、第１２図は行列と行列の
乗算を２次元アレイ上で行う方法の説明図、第１３図は
行列と行列の乗算時のプロセッサの動作状態を示す図、
第１４図、第１５図および第１６図はそれぞれ行列と行
列の乗算を行う３つのステップを時刻順に示した説明図
である。 ｒ・・・プロセッサが受信動作状態にある同期信号、ｐ
・・・プロセッサが演算動作状態にある同期信号、Ｓ・
・・プロセッサが送信動作状態にある同期信号、１・・
・入出力端子、２・・・スイッチ、３，４．２４・・・
パスラインと補助伝送路、５〜１１・・・ゲート、１２
・・・アキュムレータ、１３・・・アキュムレータ・ラ
ッチ、１４．１５・・・レジスタ、１６・・・加算器、
１７・・・乗算器、１８・・・演算部、１９・・・制御
部、２０・・・ワーキング・レジスタ、２１・・・メモ
１ハ２２・・・制御信号線、２３・・・中央制御装置か
らの信葛１図 茅 ｚ 図 ％／ｆ図 第 １２ 図 ツバ（
ック構成図、第２図は第１図のプロセッサの入出力端子
の説明図、第３図はプロセッサの結合図、第４図はプロ
セッサ結合体（アレイ）への中央制御装置からの信号送
信系統図、第５図は行列とベクトルの乗算実行時のプロ
セッサのスイッチの動作状態図、第６図は行列とベクト
ルの乗算時のプロセッサの結合図、第７図は行列とベク
トルの乗算を１次元アレイ上で行う方法の説明図、第８
図、第９図は行列とベクトルの乗算時のプロセッサの動
作状態図、第１０図は行列と行列の乗算実行時のプロセ
ッサのスイッチの動作状態図、第１１図は行列と行列の
乗算時のプロセッサの結合図、第１２図は行列と行列の
乗算を２次元アレイ上で行う方法の説明図、第１３図は
行列と行列の乗算時のプロセッサの動作状態を示す図、
第１４図、第１５図および第１６図はそれぞれ行列と行
列の乗算を行う３つのステップを時刻順に示した説明図
である。 ｒ・・・プロセッサが受信動作状態にある同期信号、ｐ
・・・プロセッサが演算動作状態にある同期信号、Ｓ・
・・プロセッサが送信動作状態にある同期信号、１・・
・入出力端子、２・・・スイッチ、３，４．２４・・・
パスラインと補助伝送路、５〜１１・・・ゲート、１２
・・・アキュムレータ、１３・・・アキュムレータ・ラ
ッチ、１４．１５・・・レジスタ、１６・・・加算器、
１７・・・乗算器、１８・・・演算部、１９・・・制御
部、２０・・・ワーキング・レジスタ、２１・・・メモ
１ハ２２・・・制御信号線、２３・・・中央制御装置か
らの信葛１図 茅 ｚ 図 ％／ｆ図 第 １２ 図 ツバ（
Claims (1)
- ２重パスラインに結合された乗算器と加算器、入出力端
子相互間および該入出力端子と上記２重パスライン間を
選択的に結合するスイッチ、ならびに中央制御装置から
の同期信号を、上記乗算器、加算器およびスイッチの制
御信号に変換する制御部を有するマイクロコンピュータ
を、複数個、格子状に上記入出力端子によ多接続し、可
変結合の一複合マイクロコンピュータ・システムまたは
行列計算を行う可変納会のプロセッサ・ノくイブライ／
・システムとして動作することを特徴とする並列計算機
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223821A JPS59114665A (ja) | 1982-12-22 | 1982-12-22 | 並列計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223821A JPS59114665A (ja) | 1982-12-22 | 1982-12-22 | 並列計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59114665A true JPS59114665A (ja) | 1984-07-02 |
Family
ID=16804248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223821A Pending JPS59114665A (ja) | 1982-12-22 | 1982-12-22 | 並列計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114665A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3527300A1 (de) * | 1984-07-31 | 1986-02-13 | Canon K.K., Tokio/Tokyo | Bildlesevorrichtung |
| JPS61184946A (ja) * | 1985-02-12 | 1986-08-18 | Matsushita Electric Ind Co Ltd | デ−タ送信装置 |
| JPS61184945A (ja) * | 1985-02-12 | 1986-08-18 | Matsushita Electric Ind Co Ltd | デ−タ送信装置 |
| JPS63208083A (ja) * | 1987-02-25 | 1988-08-29 | 三菱電機株式会社 | 保護装置の動作模擬装置 |
-
1982
- 1982-12-22 JP JP57223821A patent/JPS59114665A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3527300A1 (de) * | 1984-07-31 | 1986-02-13 | Canon K.K., Tokio/Tokyo | Bildlesevorrichtung |
| DE3527300C2 (ja) * | 1984-07-31 | 1992-09-17 | Canon K.K., Tokio/Tokyo, Jp | |
| JPS61184946A (ja) * | 1985-02-12 | 1986-08-18 | Matsushita Electric Ind Co Ltd | デ−タ送信装置 |
| JPS61184945A (ja) * | 1985-02-12 | 1986-08-18 | Matsushita Electric Ind Co Ltd | デ−タ送信装置 |
| JPS63208083A (ja) * | 1987-02-25 | 1988-08-29 | 三菱電機株式会社 | 保護装置の動作模擬装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0211614A2 (en) | Loop control mechanism for a scientific processor | |
| GB1026890A (en) | Computer organization | |
| GB1537504A (en) | Network computer system | |
| JPH0431411B2 (ja) | ||
| JPS59114665A (ja) | 並列計算機システム | |
| GB1248156A (en) | Data processor having operator family controllers | |
| US3863061A (en) | Alu with end-around carry derived from auxiliary unit | |
| CN111367567B (zh) | 一种神经网络计算装置和方法 | |
| JPH01169669A (ja) | 高速数値演算装置 | |
| JPH05324694A (ja) | 再構成可能並列プロセッサ | |
| JPS61138333A (ja) | 演算モジユ−ル | |
| WO2020125092A1 (zh) | 计算装置及板卡 | |
| JPS6236580B2 (ja) | ||
| JPS607531A (ja) | 論理シミユレ−シヨン装置 | |
| JPS6029406B2 (ja) | 演算制御方式 | |
| CN111047027A (zh) | 运算方法、装置及相关产品 | |
| JPH044612B2 (ja) | ||
| Fujioka et al. | Design of a WSI scale parallel processor for intelligent robot control based on a dynamic reconfiguration of multi‐operand arithmetic units | |
| CN117519636A (zh) | 数据比较器、数据处理方法、芯片及电子设备 | |
| JPH0126108B2 (ja) | ||
| JPS63197217A (ja) | デ−タ処理装置 | |
| JPS629431A (ja) | デイジタルデ−タ処理装置 | |
| JPS6191758A (ja) | 高速・大容量デ−タ通信装置 | |
| JPH0658671B2 (ja) | ベクトル処理装置 | |
| JPS61246803A (ja) | プログラマブル・コントロ−ラ |