JPS607531A - 論理シミユレ−シヨン装置 - Google Patents
論理シミユレ−シヨン装置Info
- Publication number
- JPS607531A JPS607531A JP58114878A JP11487883A JPS607531A JP S607531 A JPS607531 A JP S607531A JP 58114878 A JP58114878 A JP 58114878A JP 11487883 A JP11487883 A JP 11487883A JP S607531 A JPS607531 A JP S607531A
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- logical
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、汎用計算機その他の各種ディジタル機器の設
計検証等に使用される高速の論理シミュレーション装置
に関する。
計検証等に使用される高速の論理シミュレーション装置
に関する。
最近における計算機の巨大化、複雑化の傾向にともない
、その論理設計仕様を検証するために行なわれる論理シ
ミュレーション処理は、ますます膨大なものになってい
る。
、その論理設計仕様を検証するために行なわれる論理シ
ミュレーション処理は、ますます膨大なものになってい
る。
従来の技術では、汎用計算機を用い、論理シミュレーシ
ョン対象を、論理の入力数、レベル、時間などの方向で
適当に分割して、逐次的に処理することにより行なって
いたが、上記した傾向により、これらの処理に要する時
間がたとえば１年を超すほどのものがあり、対処が困難
となってきて 。
ョン対象を、論理の入力数、レベル、時間などの方向で
適当に分割して、逐次的に処理することにより行なって
いたが、上記した傾向により、これらの処理に要する時
間がたとえば１年を超すほどのものがあり、対処が困難
となってきて 。
いる。
また、最大２５６個の論理プロセッサを並列に配置して
、同時に処理できる論理の規模を大型化することにより
高速化を図った論理シミュレーション装置ｒＹｏｒｋｔ
ｏｗｎ Ｓｉｍｕｌａｔｉｏｎ Ｂｎｇｉｎｅ」がＩＢ
Ｍにより開発されているが、このような並列プロセッサ
方式は、プロセッサ数が増すにしたがい、プロセッサ間
のデータ転送処理が複雑になりかつ処理時間および記憶
領域のオーバーヘッドが増大するとい５問題があった。
、同時に処理できる論理の規模を大型化することにより
高速化を図った論理シミュレーション装置ｒＹｏｒｋｔ
ｏｗｎ Ｓｉｍｕｌａｔｉｏｎ Ｂｎｇｉｎｅ」がＩＢ
Ｍにより開発されているが、このような並列プロセッサ
方式は、プロセッサ数が増すにしたがい、プロセッサ間
のデータ転送処理が複雑になりかつ処理時間および記憶
領域のオーバーヘッドが増大するとい５問題があった。
他方、演算処理を高速化する手法の１つにパイプライン
方式があるが、従来のパイプライン計算機は、ベクトル
演算のように１種類の演算を多数個のデータについて繰
り返す場合に有効であるが。
方式があるが、従来のパイプライン計算機は、ベクトル
演算のように１種類の演算を多数個のデータについて繰
り返す場合に有効であるが。
多種類の演算が必−要な論理シミーレーションにそのま
ま応用すると処理効率が低下するという欠点があった。
ま応用すると処理効率が低下するという欠点があった。
本発明の目的は、パイプライン方式の可変論理演算器を
実現して、専用ハードウェアにより高速の論理シミュレ
ーション対象を提供することにある。
実現して、専用ハードウェアにより高速の論理シミュレ
ーション対象を提供することにある。
本発明の構成は、それにより可変論理機能をもつパイプ
ライン演算器と、高速レジスタと、主記憶装置と、制御
装置とをそなえ、上記パイプライン演算器は、可変論理
機能をもつ複数の論理演算ステージと、関数コードを上
記各ステージに転送するパイプラインと、各ステージに
おいて転送された関数コードを識別し、当該ステージの
論理機能を制御する制御回路とにより構成されることを
特徴としている。
ライン演算器と、高速レジスタと、主記憶装置と、制御
装置とをそなえ、上記パイプライン演算器は、可変論理
機能をもつ複数の論理演算ステージと、関数コードを上
記各ステージに転送するパイプラインと、各ステージに
おいて転送された関数コードを識別し、当該ステージの
論理機能を制御する制御回路とにより構成されることを
特徴としている。
以下に２本発明の詳細を実施例にしたがって説明する。
一般の論理シミュレーション方法には、ｕｎｉｔ −ｄ
ｅｌａｙ法、ｒａｎｋ−ｏｒｄｅｒ法、ｅｖｅｎｔ −
ｄｒｉｖｅ法等がある。本発明は、前二者に適用される
。これらの方法では、タイムステップを進めるに当って
、すべての論理ゲートの状態を、入力論理値とゲートに
付随する論理関数、すなわちＡＮＤ、ＯＲ等に応じて決
定する。
ｅｌａｙ法、ｒａｎｋ−ｏｒｄｅｒ法、ｅｖｅｎｔ −
ｄｒｉｖｅ法等がある。本発明は、前二者に適用される
。これらの方法では、タイムステップを進めるに当って
、すべての論理ゲートの状態を、入力論理値とゲートに
付随する論理関数、すなわちＡＮＤ、ＯＲ等に応じて決
定する。
従来の１つの方法では、処理を効率化するためシミュレ
ーション対象の多数個のゲートを論理関数ごとにソーテ
ィングしなおし、それぞれを一括して対応する論理演算
処理を行なっていたが９本発明では、各ゲートの入力論
理値と関数コードとを組にして、連続的にパイプライン
演算器に流し込むことにより、パイプライン演算器は、
入力された関数コードにしたがった任意の論理関数な連
続的に演算するので、すなわちデータ毎に実行される命
令の異なるＭＩＭＤ型の処理が可能であり。
ーション対象の多数個のゲートを論理関数ごとにソーテ
ィングしなおし、それぞれを一括して対応する論理演算
処理を行なっていたが９本発明では、各ゲートの入力論
理値と関数コードとを組にして、連続的にパイプライン
演算器に流し込むことにより、パイプライン演算器は、
入力された関数コードにしたがった任意の論理関数な連
続的に演算するので、すなわちデータ毎に実行される命
令の異なるＭＩＭＤ型の処理が可能であり。
論理関数ごとのソーティングは不要となる。
第１図は２本発明の１実施例であるパイプライン型論理
シミュレーション装置の全体構成を示す。
シミュレーション装置の全体構成を示す。
本図において、１はメモリ、２は高速レジスタ。
３−１．３−２はロード・ストア・編集パイプライン、
４は可変機能論理演算パイプライン、５は編集パイプラ
イン、６は制御装置である。
４は可変機能論理演算パイプライン、５は編集パイプラ
イン、６は制御装置である。
メモリエは、シミュレーション対象モデルを記述する論
理データや、モデルに与える入力データ。
理データや、モデルに与える入力データ。
およびシミュレーション対象などが格納される。
高速レジスタ２は、論理シミュレーション処理のための
作業レジスタであり、独立した複数本のレジスタで構成
されている。
作業レジスタであり、独立した複数本のレジスタで構成
されている。
ロード・ストア・編集パイプライン３−１．３−２は、
複数本のパイプラインを代表させて表わしたものであり
、メモリ１と高速レジスタ２との間で、ロード、ストア
、あるいはデータ配列変更等の編集処理を行なう。
複数本のパイプラインを代表させて表わしたものであり
、メモリ１と高速レジスタ２との間で、ロード、ストア
、あるいはデータ配列変更等の編集処理を行なう。
可変機能論理演算パイプライン４は、複数の論理演算ス
テージを縦続して構成したパイプラインであり、関数コ
ードおよび３オペランドの入力と。
テージを縦続して構成したパイプラインであり、関数コ
ードおよび３オペランドの入力と。
演算結果出力とをもつ。各ステージは、たとえばＡＮＤ
、０几、ＮＡＮＤ、ＮＯＲなどの任意の論理機能を選択
することができ、その詳細は後述される。
、０几、ＮＡＮＤ、ＮＯＲなどの任意の論理機能を選択
することができ、その詳細は後述される。
編集パイプライン５は、演算結果を次の演算のためにパ
イプライン４に再入力する際の編集処理などを行なう。
イプライン４に再入力する際の編集処理などを行なう。
制御装置６は、シミュレーションプログラムにしたがっ
て、上記した１乃至５の各要素を制御し。
て、上記した１乃至５の各要素を制御し。
論理シミーレーションを実行スる。
第２図は、可変機能論理演算パイプラインの１実施例を
示す。本図において、７−１乃至７−４は制御回路、Ｉ
Ｄ１乃至ＩＤ４はステージ識別子。
示す。本図において、７−１乃至７−４は制御回路、Ｉ
Ｄ１乃至ＩＤ４はステージ識別子。
８−１乃至８−４は演算ステージを示す。
本実施例は、４ステージのパイプライン構成をもつ。制
御回路７−１乃至７−４は、入力されたＦｌ関数コード
順次各ステージごとにシフト転送するとともに、必要な
ステージにのみ関数コードを有効化させる。
御回路７−１乃至７−４は、入力されたＦｌ関数コード
順次各ステージごとにシフト転送するとともに、必要な
ステージにのみ関数コードを有効化させる。
ＩＤＩ乃至ＩＤ４には、それぞれのステージに機能させ
論理関数のコードが予め設定される。
論理関数のコードが予め設定される。
シミュレーション時に、関数コードが入力されると、各
関数コードは、制御回路７−１乃至７−４を順次シフト
伝播し、その際、ステージ識別子ＩＤＩ乃至ＩＤ４のそ
れぞれと比較される。その結果一致したときにのみ、演
算ステージに論理関数を指定する制御信号が与えられる
。このとき。
関数コードは、制御回路７−１乃至７−４を順次シフト
伝播し、その際、ステージ識別子ＩＤＩ乃至ＩＤ４のそ
れぞれと比較される。その結果一致したときにのみ、演
算ステージに論理関数を指定する制御信号が与えられる
。このとき。
演算ステージ８−１乃至８−４にも、関数コードと並行
してオペランドが与えられており、それらも関数コード
と同期して各ステージを順次伝播する。そこで、上記し
た制御信号が与えられた演算ステージでは、対応する論
理関数が設定され、演算が実行され、そして結果の出力
が行なわれる。
してオペランドが与えられており、それらも関数コード
と同期して各ステージを順次伝播する。そこで、上記し
た制御信号が与えられた演算ステージでは、対応する論
理関数が設定され、演算が実行され、そして結果の出力
が行なわれる。
なお、比較結果が不一致のステージはバスされる。
このようにして、連続的に入力される論理データの各々
について、各選択されたステー２において、かつ選択さ
れた論理関数の演算を実行することができる。
について、各選択されたステー２において、かつ選択さ
れた論理関数の演算を実行することができる。
第３図は、論理データの構成例を示す。本図において、
９は論理データで、１０は５〜６ビツト幅の関数コード
、１１乃至１３はそれぞれ２〜３ビツトの幅の入力オペ
ランド、１４は同じ（２〜３ビツトの結果、１５は制御
フィールドである。
９は論理データで、１０は５〜６ビツト幅の関数コード
、１１乃至１３はそれぞれ２〜３ビツトの幅の入力オペ
ランド、１４は同じ（２〜３ビツトの結果、１５は制御
フィールドである。
なお、関数コード１０．入力オペランド１１乃至１３．
および結果１４は、それぞれ高速レジスタのアドレスあ
るいはデータバス番号を表わしており、制御装置６によ
り解読されて、パイプライン５への入力オペランドの供
給、パイプラインからの結果出力の格納が行なわれる。
および結果１４は、それぞれ高速レジスタのアドレスあ
るいはデータバス番号を表わしており、制御装置６によ
り解読されて、パイプライン５への入力オペランドの供
給、パイプラインからの結果出力の格納が行なわれる。
第４図は、第２図に示した可変機能論理演算パイプライ
ンの１つのステージの群細図である。本図において、７
−ｉは制御回路、１６はステージ識別子ＩＤ、１７は関
数コード転送ラッチ、１８は比較器、１９−１乃至１９
−３はオペランド転送ラッチ、２０は結果転送ラッチで
ある。また。
ンの１つのステージの群細図である。本図において、７
−ｉは制御回路、１６はステージ識別子ＩＤ、１７は関
数コード転送ラッチ、１８は比較器、１９−１乃至１９
−３はオペランド転送ラッチ、２０は結果転送ラッチで
ある。また。
２１乃至２４は論理回路であり、２１はＡＮＩ）回路、
２２はＯＲ回路、２３はＮＡＮＤ回路、２４はＮＯＲ回
路である。そして２５は論理回路２１乃至２４を選択す
るマルチプレクサである。
２２はＯＲ回路、２３はＮＡＮＤ回路、２４はＮＯＲ回
路である。そして２５は論理回路２１乃至２４を選択す
るマルチプレクサである。
論理回路２１乃至２４としては、任意の論理機能のもの
を用意することができるが、できるだけ単純化し、クロ
ックを高速化できるようにする。
を用意することができるが、できるだけ単純化し、クロ
ックを高速化できるようにする。
各論皿回路２１乃至２４の入力オペランド数は３であり
、それぞれ並列にオペランド転送ラッチ１９−１乃至１
９−３に接続され、また各論理回路の出力はマルチプレ
クサ２５０入力に接続される。
、それぞれ並列にオペランド転送ラッチ１９−１乃至１
９−３に接続され、また各論理回路の出力はマルチプレ
クサ２５０入力に接続される。
次に２本発明実施例装置の動作を具体例で説明する。
第５図（ａ）はシミュレーション対象論理モデルの１例
であり、ＡＮＤ、０几、ＥＯＩ（、、ＮＯ几の４つの論
理関数を含んでいる。第５図（ｂ）はそのシミュレーシ
ョン処理過程の一部を概念的に示したものである。
であり、ＡＮＤ、０几、ＥＯＩ（、、ＮＯ几の４つの論
理関数を含んでいる。第５図（ｂ）はそのシミュレーシ
ョン処理過程の一部を概念的に示したものである。
論理モデルは９本例の場合レベルＩ、Ｉｆ、 ＩＩＩに
分割され、レベルごとに論理データが高速レジスタ２の
レジスタ要素ＶＲＩ乃至ＶＲ４に設定され。
分割され、レベルごとに論理データが高速レジスタ２の
レジスタ要素ＶＲＩ乃至ＶＲ４に設定され。
結果は■几５に格納される。
第５図（ｂ）はレベルＩのＡＮＤおよびＯＲ論理の処理
状態を示し、ＶＲＩには関数コードＡＮＪ）、０几が設
定され、ＶＢ２乃至ＶＢ２にはそのオペランドが２便宜
上端子番号（１，２，Ｘ）、 （３，４，５）で表示さ
れている。また演算結果は、’ＶＲ５に端子番号（，６
，７，、）、で表示されている。なお、”Ｘ”は無効を
意味する表示である。 、 Ｖ１％５の演算結果は９次のレベルＨの処理のための入
力として編集パイプライン５により編集処理され、その
後、上述したのと同様な処理がレベル■まで繰り返され
る。
状態を示し、ＶＲＩには関数コードＡＮＪ）、０几が設
定され、ＶＢ２乃至ＶＢ２にはそのオペランドが２便宜
上端子番号（１，２，Ｘ）、 （３，４，５）で表示さ
れている。また演算結果は、’ＶＲ５に端子番号（，６
，７，、）、で表示されている。なお、”Ｘ”は無効を
意味する表示である。 、 Ｖ１％５の演算結果は９次のレベルＨの処理のための入
力として編集パイプライン５により編集処理され、その
後、上述したのと同様な処理がレベル■まで繰り返され
る。
本発明によれば、多数の論理関数がパイプライン内の複
数段に分散して可変に設定できるので。
数段に分散して可変に設定できるので。
論理シミュレーションの高速連続処理が容易に実現でき
、従来の並列型論理シミュレータの欠点を克服すること
ができる。
、従来の並列型論理シミュレータの欠点を克服すること
ができる。
第１図は本発明の１実施例装置の全体構成図。
第２図は可変機能論理演算パイプラインの詳ｔｌｌ１図
。 第３図は論理データの構成図、第４図はパイプライン内
の１ステージの詳細図、第５図は動作例の説明図である
。 図中、１はメモリ、２は高速レジスタ、３−１゜３−２
はロード−ストア・編集パイプライン、４は可変機能論
理演算パイプライン、５は編集パイプライン、６は制御
装置を表わす。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文廣（外１名）＄２１２］ 第 ４１２１ １’４ｊｉフ ｌ’ ハ・ラント・・ 治［受玲果ンタ
ｊ号乏へ
。 第３図は論理データの構成図、第４図はパイプライン内
の１ステージの詳細図、第５図は動作例の説明図である
。 図中、１はメモリ、２は高速レジスタ、３−１゜３−２
はロード−ストア・編集パイプライン、４は可変機能論
理演算パイプライン、５は編集パイプライン、６は制御
装置を表わす。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文廣（外１名）＄２１２］ 第 ４１２１ １’４ｊｉフ ｌ’ ハ・ラント・・ 治［受玲果ンタ
ｊ号乏へ
Claims (1)
- 可変論理機能をもつパイプライン演算器と、高速レジス
タと、主記憶装置と、制御装置とをそなえ、上記パイプ
ライン演算器は、可変論理機能をもつ複数の論理演算ス
テージと、関数コードを上記各ステージに転送するパイ
プラインと、各ステージにおいて転送された関数コード
を識別し、当該ステージの論理機能を制御する制御回路
とにより構成されることを特徴とする論理シミュレーシ
ョン装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114878A JPS607531A (ja) | 1983-06-25 | 1983-06-25 | 論理シミユレ−シヨン装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114878A JPS607531A (ja) | 1983-06-25 | 1983-06-25 | 論理シミユレ−シヨン装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607531A true JPS607531A (ja) | 1985-01-16 |
Family
ID=14648938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114878A Pending JPS607531A (ja) | 1983-06-25 | 1983-06-25 | 論理シミユレ−シヨン装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607531A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63124163A (ja) * | 1986-11-13 | 1988-05-27 | Matsushita Electric Ind Co Ltd | プロセツサアレイ |
| JPS63204360A (ja) * | 1987-02-19 | 1988-08-24 | Matsushita Electric Ind Co Ltd | プロセツサアレイ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619152A (en) * | 1979-07-24 | 1981-02-23 | Fujitsu Ltd | Pipe-line processing system |
| JPS57101938A (en) * | 1980-12-18 | 1982-06-24 | Fujitsu Ltd | Operation controlling system by first read of mask |
| JPS5814257A (ja) * | 1981-07-17 | 1983-01-27 | Fujitsu Ltd | 論理シミユレ−シヨン用デ−タ処理装置 |
| JPS58106636A (ja) * | 1981-12-18 | 1983-06-25 | Hitachi Ltd | パイプライン演算装置 |
-
1983
- 1983-06-25 JP JP58114878A patent/JPS607531A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619152A (en) * | 1979-07-24 | 1981-02-23 | Fujitsu Ltd | Pipe-line processing system |
| JPS57101938A (en) * | 1980-12-18 | 1982-06-24 | Fujitsu Ltd | Operation controlling system by first read of mask |
| JPS5814257A (ja) * | 1981-07-17 | 1983-01-27 | Fujitsu Ltd | 論理シミユレ−シヨン用デ−タ処理装置 |
| JPS58106636A (ja) * | 1981-12-18 | 1983-06-25 | Hitachi Ltd | パイプライン演算装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63124163A (ja) * | 1986-11-13 | 1988-05-27 | Matsushita Electric Ind Co Ltd | プロセツサアレイ |
| JPS63204360A (ja) * | 1987-02-19 | 1988-08-24 | Matsushita Electric Ind Co Ltd | プロセツサアレイ |
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