JPH0470987A - 並列データ処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、セルラアレイ型の並列データ処理装置にお
いて、構成要素である基本演算要素（以下、ＰＥという
）で任意のビット幅データの高速演算を行う並列データ
処理方式に関するものである。

〔従来の技術〕

一般に、並列データ処理装置ｌｌは第６図に示すように
、ＰＥ２が２次元格子上に配列され（図では４Ｘ４個）
、隣接する前記ＰＥ２間を接続して成り、この各ＰＥ２
は制御部３がら送られる命令により、常に同一の動作を
行う。

第７図は例えばジェー・エル・パトラ−“ザマシブリー
　パラレル　プロセッサ”、ザ　エムアイティー　プレ
ス１９８５（Ｊ　、　Ｌ、　Ｐｏｔｌｅｒ、“Ｔ　ｈｅ
　　Ｍａｓｓｉｖｅｌｙ　　Ｐ　ａｒａｌｌｅｌ　　Ｐ
　ｒｏｃｅｓｓｏｒ”Ｔｈｅ　　ＭＩＴ　　Ｐｒｅｓｓ
、１９８５）に示された前記ＰＥ２のメモリの論理的な
構成を示すブロック図（第１の従来例）であり、図にお
いて、４は１ビツトｘ１０２４ワードで構成されている
メモリとしてのレジスタファイル、５は前記レジスタフ
アイル４内のアドレスを指すアドレスレジスタ。

６は前記レジスタファイル４から読出すか、あるいは書
込むための１ビツトデータを一時的に格納する１ビツト
レジスタである。

また、第８図は例えば「専用ＬＳＩと耐故障技術を用い
たＳＩＭＤ型マルチプロセッサ」、（日経エレクトロニ
クス、＆４０５．ｐｐ、１７３−１９２．１９８６．１
０．６）に示された前記ＰＥ２のメモリの論理的な構成
を示すブロック図であり（第２の従来例）、図において
、７は１６ビツト×１６ワードで構成されているメモリ
としてのレジスタファイル、８は前記レジスタファイル
７内のアドレスを指すアドレスレジスタ、９は前記レジ
スタファイル７から読出すか、あるいは書込むための１
６ビツトデータを一時的に格納する１６ビツトレジスタ
である。

次に動作について説明する。

まず、第１の従来例では、外部から与えられたアドレス
レジスタ５の値より、対応するアドレスに格納されてい
る１ビツトずつのデータをレジスタファイル４から読出
し、１ビツトレジスタ６に一時的に格納する。そして、
とのＰＥ２の内部で１ビツト演算器（図示せず）を使用
することにより、例えば各１ビツトデータどおしの演算
を行い、その結果を再び１ビツトレジスタ６に格納して
レジスタファイル４のアドレスレジスタ５が指示してい
るアドレスに書込む。

また、第２の従来例では外部から与えられたアドレスレ
ジスタ８の値により、例えば該当するアドレスの２つの
１６ビツトデータをレジスタファイル７からそれぞれ読
出し、１６ビツトレジスタ９に一時的に格納する。そし
て、このＰＥ２の内部で１６ビツト演算器（図示せず）
を使用することにより、１６ビツトデータとおしの演算
を行い、その結果を再び１ビツトレジスタ６に格納して
レジスタファイル４のアドレスレジスタ５が指示してい
るアドレスに書込む。

（発明が解決しようとする課題〕 従来の並列データ処理方式は以上のように構成されてい
るので、第１の従来例では、１ビツト演算を繰返すこと
により、任意のビット幅データを処理することができる
が、該１ビツト演算を繰返すことにより演算速度が遅く
なるなどの課題があった・ また、第２の従来例では、１６ビツト幅でレジスタファ
イルとのデータ転送を行い、１６ビツト演算器により演
算を行うため、高速に処理することができるが、任意の
ビット幅データを扱えないという課題があった。

この発明は上記のような課題を解消するためになされた
もので、任意のビット幅データの演算を高速に処理する
ことができる並列データ処理方式を得ることを目的とす
る。

〔課題を解決するための手段〕

この発明に係る並列データ処理方式は、各ＰＥに所定の
ビット幅データの読出し及び書込みが可能なレジスタフ
ァイルを設け、このレジスタファイルから読出されたデ
ータ中°の任意のビット幅データを、指示された演算モ
ードに応じて該読出されたデータの最下位位置に移動し
、上位位置のデータを無意データとみなして該読出され
た所定のビット幅データに対し演算及び書込みを行うこ
とで、任意のビット幅データの高速演算及び高速書込み
をするようにしたものである。

〔作用〕

この発明における並列データ処理方式は、レジスタファ
イルから読出したデータ中、指示された演算モードに応
じて任意のビット幅データを該データの最下位位置に移
動し、上位位置のデータを無意データとみなして該読出
したデータ単位で演算及び書込みを行うようにしたので
、任意のビット幅データの演算及び書込みが１クロツク
で行える。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例による並列データ処理装置
１におけるＰＥ２の構成を示すブロック図であり、図に
おいて、１０は８ビツトＸ１６ワードで構成され、任意
のビット幅データの読出し及び書込みが可能なレジスタ
ファイル、１１は前記レジスタファイル１０に与えるア
ドレス及びそのビット位置を示すアドレスレジスタ、１
２は演算モードを規定するモードレジスタ、１３ａ。

１３ｂは前記レジスタファイル１０から読出した８ビツ
トデータを一時的に格納するレジスタＡ。

Ｂ、１４ａ、１４ｂは任意のビット幅データを処理する
ために設けられたセレクタＡ、Ｂ、１５は８ビツト演算
器（以下、ＡＬＵという）、１６は８ビツト演算器１６
からのキャリービットを保持する１ビツトレジスタＣ１
１７は演算モードに応じて前記１ビツトレジスタ１６に
保持するキャリービットを決定するセレクタＣ１１８は
前記レジスタファイル１０に書込まれるデータを一時的
に格納するレジスタＤ、１９は演算モードに応じて前記
レジスタＤに格納されている任意のビット幅データを前
記レジスタファイル１０に書込むための書込み制御回路
である。

次に動作について説明する。

各ＰＥ２で行われる処理としては、任意のビット幅デー
タの演算のための並べかえ、任意のビット幅データの演
算、及びレジスタファイル１０への任意のビット幅デー
タの書込みがあるため、それぞれについて個別に説明す
る。また、取扱うことができるデータのビット幅として
は８ビツト以下であればよいが、ここでは説明の都合上
、以下の３つの場合に限る。すなわち、１ビツトデータ
について演算を行う１ビツト演算モード（モードレジス
タ１２の内容は“００１”）、４ビツトデータについて
演算を行う４ビツト演算モード（１２の内容は“０１０
”）、８ビツトデータについて演算を行う８ビツト演算
モード（モードレジスタ１２の内容は“１００”）とし
、前記４ビツトデータ及び８ビツトデータはそれぞれ各
データのレジスタファイル１０内の境界（バウンダリ）
をまたがないデータを対象に限るものとする。

前記各演算モードにおいて、８ビツト演算器１５を使用
して処理する場合、まず、１ビツト演算モードでは、対
応する１ビツトをレジスタファイル１０から読出された
８ビツトデータの最下位ビットに移動する必要がある。

これは、対応する１ビツトが中間のビット位置に存在す
るとその下位ビットからのキャリービットの影響をうけ
、正しい結果を８力しないためである。従って、対応す
る１ビツトを最下位ビットに移動させ、例えば１ビツト
データとおしの演算を行い、上位の７ビツトを無視する
ようにすれば、結果の最下位１ビツトには正しい演算結
果が出力される。また、キャリービットとしては最下位
から１ビツト目のキャリービットをセレクタＣ１７の指
示でキャリーレジスタ１６に格納すればよい。

また、４ビツト演算モードでは、対象となる４ビツトデ
ータを該読出された８ビツトデ一タ中最下位４ビットに
移動して８ビツト演算器１５で演算を行う。そして、こ
の演算結果のうち下位４ビツトをとれば正しい結果が得
られ、また、セレクタＣにより指示された下位から４ビ
ツト目のキャリービットをキャリーレジスタ１６に格納
する。

また、８ビツト演算モードでは、レジスタファイル１０
から読出される８ビツトデータの有効ビットを移動する
必要はないので通常通りの演算を行う。

次に当該ＰＥ２で行う処理について前述した３項目を個
別に説明する。

まず、データの並べかえについて説明する。

レジスタファイル１０は８ビツト×１６ワードの容量を
持ち、複数のレジスタ群から構成されており、第２図に
示すようなビットごとに順にアドレス（以下、ビットア
ドレスという）が付けられている。そして、４ビツトデ
ータ又は８ビツトデータなどの任意のビット幅データを
取出す場合には、そのデータの最下位ビットのビットア
ドレスにより指示される。

例えば、このレジスタファイル１０の先頭に８ビツトデ
ータ（ビットアドレスではＯから７、Ｏが最上位ビット
、７が最下位ビット）がある場合、ビットアドレス７に
より、また、レジスタファイル１０の先頭に４ビツトデ
ータ（ビットアドレスでは０から３．０が最上位ビット
、３が最下位ビット）がある場合、ビットアドレス３に
より、それぞれのデータのアドレスが示される。

このため、アドレスレジスタ１１はこのレジスタファイ
ル１０が１２８ビツト（８ビツト×１６ワード）の容量
をもつことから、７ビツトの大きさをもつレジスタであ
るが、その上位４ビツトが該８ビツトＸ１６ワードで構
成されるレジスタファイル１０のワードを指定する値（
以下、ワードアドレスという）となる。そして、この４
ビツトにより指定された８ビツトＸ１６ワードの中の１
ワードがレジスタＢ１３ｂに格納される。また、このア
ドレスレジスタ１１の下位３ビツトはこの読出された８
ビツト（１ワード）のデータの中からどのビットを示す
かのビットアドレスを示している。ただし、前述したよ
うに４ビツト演算モード及び８ビツト演算モードとも各
対応するデータがそのビット幅の境界（バウンダリ）を
またがないため、４ビツト演算モードでは、アドレスレ
ジスタ１１の最下位３ビツトは’０１１’又は’１１１
’　となる、また、８ビツト演算モードでは、アドレス
レジスタ１１の最下位３ビツトは’１１１’　に限定さ
れる。

次に、前記レジスタＢ１３ｂに格納されたデータをセレ
クタＢ１４ｂによりデータの並びかえを行う。これは、
先に述べた８ビツト演算器１５で１ビツト、４ビツトな
どのデータ幅を持ったデータの演算が行えるようにする
ため、該ｌビット。

４ビツトのビット幅データを、格納されているデータの
最下位位置に移動させることを意味する。

まず、１ビツト演算モードの場合、８ビツト演算器１５
への入力データの最下位ビットに対象とする１ビツトデ
ータを移動すればよい。具体的には、第２図のレジスタ
ファイル１０に示すビットアドレス０からビットアドレ
ス７までのどれかの１ビツトデータが指定された場合、
アドレスレジスタ１１には、　′ｏＯ０００００′から
’００００１１１′のどれかの値が格納される。また、
レジスタＢ１３ｂに読出される値はどれにしてもアドレ
スレジスタ１１の最上位４ビツトが’ｏ　ｏ　ｏ　ｏ’
であるため第２図に示す値となる。さらに、８ビツト演
算器１５に入力するデータ（８ビツト）としては、対象
とする１ビツトのデータを最下位ビットに移動するため
、第３図（ａ）に示すように、アドレスレジスタ１１で
示されるレジスタファイル１０内のビットが最下位ビッ
トに移動され、残りの上位７ビツトはそのままの形とな
る。これがｌビット演算モードにおけるセレクタＢ１４
ｂの出力例である（図中、２０はセレクタＢ１４ｂの出
力データ）。

また、４ビツト演算モードにおいても同様となる。ただ
し、この場合、アドレスレジスタ１１の下位３ビツトが
′０１１′　　１１１１′に限定されるため結果として
は第３図（ｂ）で示すようになる。また、８ビツト演算
モードにおいては、アドレスレジスタ１１の最下位３ビ
ツトが’ｌ　１１’に限定されているため、第３図（ｃ
）で示すようになる。

次に、任意のビット幅データの演算動作について説明す
る。

各ビット演算モードにおける８ビツト演算器１５の構成
は第４図（ａ）に示すようになり、ここでは、説明の都
合上全加算器２１（ＦＡ　：　ＦｎｌｌＡｄｄｅｒ）を
並べている。

この場合の演算は各ビット演算モードに応じてデータを
最下位ビットに移動するため、各演算モードにおけるキ
ャリーの位置は変更するので、演算モードに応じてキャ
リーレジスタ１６に入力するキャリービットをセレクタ
１７によって選択する（第４図（ｂ））、これにより、
８ビツト演算器１５において任意のビット幅データの演
算ができることになる。

次に、レジスタファイル１０への任意のビット幅データ
の書込み動作について説明する。

前記８ビツト演算器１５による演算結果は最下位ビット
を基点として、１ビツト、４ビツト、あるいは８ビツト
のデータが出力される。

１ビツト演算モードの場合、アドレスレジスタ１１の上
位４ビツトの値によりレジスタファイル１０の８ビツト
×１６ワードのどのワードに格納するか（ワードアドレ
ス）が決まる。そのワード内のどのビット位置かは、該
アドレスレジスタ１１の下位３ビツトの値により決定さ
れる。８ビツト演算器１５の出力のうち、書込むべき１
ビツトは最下位の１ビツトとして出力されるため、まず
これを８ビツトに拡張する必要がある。すなわち、レジ
スタＤ１８の８ビツトは１ビツト演算モードにおいては
、すべて８ビツト演算器１５のａカの最下位１ビツトを
拡張したものになる。そして、実際にレジスタファイル
１０に書込む場合には、該アドレスレジスタ１１の値に
対応する１ビツトのみを書込むため、第５図（ａ）に示
すような書込み制御信号を作成する。すなわち、アドレ
スレジスタ１１の最下位３ビツトに対応する位置のみを
１′として他はすべて０′とする８ビツトの制御信号で
ある。そして、レジスタファイル１０には、ビット単位
に書込みを制御できる機能を設けておき、この制御信号
に従って書込みを行う。

また、４ビツト演算モードでは、そのデータの位置の条
件から４ビツトデータは８ビツトデータの上位４ビツト
か、下位４ビツトに限定されるため、８ビツト演算器１
５の出力の８ビツトのうち、下位４ビツトをそのまま上
位４ビツトにも拡張すればよい、また、書込みのための
制御信号としては、第５図（ｂ）に示すようにアドレス
レジスタ１１の値に応じて８ビツトの上位４ビツトをオ
ール１とするか、あるいは下位４ビツトを１とするかを
決めればよい。

さらに、８ビツト演算モードでは、第５図（ｃ）に示す
ように８ビツトすべてを１′とする制御信号を生成すれ
ばよい。

以上が書込み制御回路１９に関する機能である。

なお、上記実施例では演算モードとして１ビツト、４ビ
ツト、及び８ビツトの場合を説明したが。

本発明においては、これらを特に限定するものではない
。実施例のように８ビツト幅の読出し及び書込みを行え
るレジスタファイルであれば、他の２ビツト、３ビツト
、５ビツト、６ビツト、７ビツトの演算でも同様の処理
が可能である。

またレジスタファイルのビット幅を増やせば、それにつ
れて採用できる演算モードのビット幅も増やすことがで
きる。

〔発明の効果〕

以上のように、この発明によればレジスタファイルから
読出したデータ中の任意のビット幅データを指示された
演算モードに応じて該データの最下位位置に移動し、上
位位置のデータを無意データとみなして該読出したデー
タ単位で演算及び書込みを行うようにしたので、１クロ
ツクで一度に任意のビット幅データの演算及び書込みが
でき、当該並列データ処理装置の高速化が図れる効果が
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例による並列データ処理方式
を実現する並列データ処理装置におけるＰＥの構成を示
すブロック図、第２図はこの発明の一実施例による並列
データ処理方式の動作を説明する図、第３図はこの発明
を実現する各ＰＥのセレクタの出力例を示す図、第４図
はこの発明を実現する各ＰＥの８ビツト演算器の構成を
示すブロック図、第５図はこの発明を実現する各ＰＥの
書込み制御信号の一例を示す図、第６図は並列データ処
理装置の構成を示すブロック図、第７図は第１の従来例
における並列データ処理装置のメモリ構成を示すブロッ
ク図、第８図は第２の従来例における並列データ処理装
置のメモリ構成を示すブロック図である。 図において、１は並列データ処理装置、２はＰＥ、３は
制御部、１０はレジスタファイル、１１はアドレスレジ
スタ、１３ａ、１３ｂはレジスタＡ、Ｂ、１４ａ、１４
ｂはセレクタＡ、Ｂ、１５は８ビツト演算器、１９は書
込み制御回路である。 なお５図中、同一符号は同一、又は相当部分を示す。 特許出願人　　三菱電機株式会社 ト ら 第 図 〈−一一一制卿ライン ロ ■

Claims (1)

【特許請求の範囲】
1. 同一構成の基本演算要素を隣接するものどおし接続して
   ２次元格子上に複数個配列し、外部からの同一命令によ
   り前記基本演算要素を制御する並列データ処理装置にお
   いて、前記各基本演算要素に所定のビット幅データの読
   出し及び書込みが可能なレジスタファイルを設け、この
   レジスタファイルから読出されたデータ中の任意のビッ
   ト幅データを指示された演算モードに応じて該読出され
   たデータの最下位位置に移動し、上位位置のデータを無
   意データとみなすことで、前記レジスタファイルで一度
   に読出し及び書込みできる所定のビット幅以下の任意の
   ビット幅データの高速演算及び高速書込みを行うことを
   特徴とする並列データ処理方式。