JPS629431A - デイジタルデ−タ処理装置 - Google Patents
デイジタルデ−タ処理装置Info
- Publication number
- JPS629431A JPS629431A JP14890185A JP14890185A JPS629431A JP S629431 A JPS629431 A JP S629431A JP 14890185 A JP14890185 A JP 14890185A JP 14890185 A JP14890185 A JP 14890185A JP S629431 A JPS629431 A JP S629431A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- input
- bit
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数ビット構成のデータを処理するディジタ
ルデータ処理装置に関し、特にデータ幅（ワードサイズ
）に関する外部事情に柔軟に対応し得るインターフェイ
スを備えたデータ処理装置に関するものである。
ルデータ処理装置に関し、特にデータ幅（ワードサイズ
）に関する外部事情に柔軟に対応し得るインターフェイ
スを備えたデータ処理装置に関するものである。
従来の技術
ディジタルデータ処理装置の典型的な例として。
乗算器（集積回路でもボードでもよい）をとりあげる、
従来の３２ Ｘ ３２ビツト乗算器は、３２ビツトの乗
数Ｘと３２ビツトの被乗数Ｙとを入力し、３２ビツトの
積２を出力する。この場合、外部から乗算器の入出力端
子に対して何本の信号線が供給できるかはシステム側で
決定される。
従来の３２ Ｘ ３２ビツト乗算器は、３２ビツトの乗
数Ｘと３２ビツトの被乗数Ｙとを入力し、３２ビツトの
積２を出力する。この場合、外部から乗算器の入出力端
子に対して何本の信号線が供給できるかはシステム側で
決定される。
発明が解決しようとする問題点
しかしながら、上記従来の構成では、例えば、１６ビツ
トマイクロプロセツサ（ＣＰＵ）でこの３２×３２ビツ
ト乗算器を使用するとなると、データバス幅は必然的に
１６ビツト（１６本のデータ信号線）となる、この場合
、３２ビツトの乗数Ｘ、被乗数Ｙ。
トマイクロプロセツサ（ＣＰＵ）でこの３２×３２ビツ
ト乗算器を使用するとなると、データバス幅は必然的に
１６ビツト（１６本のデータ信号線）となる、この場合
、３２ビツトの乗数Ｘ、被乗数Ｙ。
積Ｚはそれぞれ１６ビツトずつ２回に分けて（時分割で
）入出力されねばならないため、この１６ビツトＣＰＵ
システムでは、１６ビツトデータ・インターフェイスを
塔載した３２ Ｘ ３２ビツト乗算器でないと使えない
ことになってしまう。また逆に、３２ビツトＣＰＵシス
テムにおいては、バス幅が３２ビツトであるから、３２
ビツトデータ・インターフェイスを備えた乗算器でない
と使用不可能であるという問題があった。
）入出力されねばならないため、この１６ビツトＣＰＵ
システムでは、１６ビツトデータ・インターフェイスを
塔載した３２ Ｘ ３２ビツト乗算器でないと使えない
ことになってしまう。また逆に、３２ビツトＣＰＵシス
テムにおいては、バス幅が３２ビツトであるから、３２
ビツトデータ・インターフェイスを備えた乗算器でない
と使用不可能であるという問題があった。
本発明は上記従来の問題点を解消するもので、データ幅
（ワードサイズ）の違いによるインターフェイス上のト
ラブルを解消できるディジタルデータ処理装置を提供す
ることを目的とする。
（ワードサイズ）の違いによるインターフェイス上のト
ラブルを解消できるディジタルデータ処理装置を提供す
ることを目的とする。
問題点を解決するための手段
上記問題点を解決するため１本発明のディジタルデータ
処理装置は、複数ビットのディジタル入力データを入力
するためのデータ入力端子と、複数ビットのディジタル
出力データを出力するためのデータ出力端子と、入出力
データのデータ幅を設定するためのデータ幅設定信号を
入力するためのデータ幅設定端子と、入力されたデータ
を処理するデータ処理回路と、前記データ幅設定信号に
応じて前記データ入力端子から入力されたデータを所定
のデータｉに調整して前記データ処理回路に供給する入
力データ幅調整回路と、前記データ処理回路の出力デー
タを前記データ幅設定信号に対応したデータ幅に調整し
て前記データ出力端子に供給する出力データ幅調整回路
とを備えた構成としたものである。
処理装置は、複数ビットのディジタル入力データを入力
するためのデータ入力端子と、複数ビットのディジタル
出力データを出力するためのデータ出力端子と、入出力
データのデータ幅を設定するためのデータ幅設定信号を
入力するためのデータ幅設定端子と、入力されたデータ
を処理するデータ処理回路と、前記データ幅設定信号に
応じて前記データ入力端子から入力されたデータを所定
のデータｉに調整して前記データ処理回路に供給する入
力データ幅調整回路と、前記データ処理回路の出力デー
タを前記データ幅設定信号に対応したデータ幅に調整し
て前記データ出力端子に供給する出力データ幅調整回路
とを備えた構成としたものである。
作用
上記構成によれば、外部から供給されるデータ幅設定信
号により、入力データ幅調整回路と出力データ幅調整回
路とを制御して、データ入出力端子の性質（役割り）を
、ユーザーのシステムに合致したデータ幅のデータを送
受可能な機構のデータ入出力端子に変えることにより、
ユーザーのシステムとのインターフェイスを完壁にする
ことができる。
号により、入力データ幅調整回路と出力データ幅調整回
路とを制御して、データ入出力端子の性質（役割り）を
、ユーザーのシステムに合致したデータ幅のデータを送
受可能な機構のデータ入出力端子に変えることにより、
ユーザーのシステムとのインターフェイスを完壁にする
ことができる。
実施例
以下、本発明の一実施例を第１図〜第３図に基づいて説
明する。
明する。
第１図は本発明の一実施例におけるディジタルデータ処
理装置としての３２ Ｘ ３２ビツト乗算装置の回路ブ
ロック図で、３２ビツトの被乗数又と３２ビツトの被乗
数Ｙとを入力し、３２ビツトの積Ｚを出力する機能を有
している。第１図において、１はデータ入力端子、２は
データ出力端子、３は入力データ幅調整回路、４はデー
タ処理回路、５は出力データ幅調整回路、６はデータ幅
設定端子である。
理装置としての３２ Ｘ ３２ビツト乗算装置の回路ブ
ロック図で、３２ビツトの被乗数又と３２ビツトの被乗
数Ｙとを入力し、３２ビツトの積Ｚを出力する機能を有
している。第１図において、１はデータ入力端子、２は
データ出力端子、３は入力データ幅調整回路、４はデー
タ処理回路、５は出力データ幅調整回路、６はデータ幅
設定端子である。
前記データ処理回路４は、入力ｘ、Ｙに入力されたデー
タを処理し結果を出力２に出力する。前記データ入力端
子１は、外部から供給された１６ビツト又は３２ビツト
幅のデータを入力するための端子であり、 ３２ＨＩ
Ｎと名付けられた上位１６ビツト用のビンと、３２Ｌ／
１６ＩＮと命名された下位１６ビツト用のビンとの合計
３２ピンから成る。前記データ出力端子２は、処理され
た３２ビツトの結果データを１６ビツト又は３２ビツト
幅のデータとして外部へ出力するための端子であり、３
２ＨＯＵＴと名付けられた上位１６ビツト用のビンと、
３２Ｌ ／１６０ Ｕ Ｔと命名された下位１６ビツト
用のピンとの合計３２ピンから成る。前記データ幅設定
端子６は、 ３２／１６と命名されたデータ幅設定信号
を入力するための端子である０本実施例の場合は、３２
ビツトのデータが１６ビツト幅（破線の矢印）で２回に
分けて入出力される場合（１６ビツト・バス・システム
など）と、３２ビツト幅でそのまま入出力される場合（
３２ビツト・バス・システムなど）との２通りのインタ
ーフェイスがとれる装置としである。従って、データ幅
設定信号３２／■が低論理レベル（以下「Ｌレベル」と
記す）のとき前者、高論理レベル（以下「Ｈレベル」と
記す）のとき後者の設定となる。
タを処理し結果を出力２に出力する。前記データ入力端
子１は、外部から供給された１６ビツト又は３２ビツト
幅のデータを入力するための端子であり、 ３２ＨＩ
Ｎと名付けられた上位１６ビツト用のビンと、３２Ｌ／
１６ＩＮと命名された下位１６ビツト用のビンとの合計
３２ピンから成る。前記データ出力端子２は、処理され
た３２ビツトの結果データを１６ビツト又は３２ビツト
幅のデータとして外部へ出力するための端子であり、３
２ＨＯＵＴと名付けられた上位１６ビツト用のビンと、
３２Ｌ ／１６０ Ｕ Ｔと命名された下位１６ビツト
用のピンとの合計３２ピンから成る。前記データ幅設定
端子６は、 ３２／１６と命名されたデータ幅設定信号
を入力するための端子である０本実施例の場合は、３２
ビツトのデータが１６ビツト幅（破線の矢印）で２回に
分けて入出力される場合（１６ビツト・バス・システム
など）と、３２ビツト幅でそのまま入出力される場合（
３２ビツト・バス・システムなど）との２通りのインタ
ーフェイスがとれる装置としである。従って、データ幅
設定信号３２／■が低論理レベル（以下「Ｌレベル」と
記す）のとき前者、高論理レベル（以下「Ｈレベル」と
記す）のとき後者の設定となる。
前記入力データ幅調整回路３は、データ入力端子１から
入力された１６ビツト７３２ビツト幅のデータを、デー
タ幅設定信号３２／■に応じて３２ビツト幅のデータに
調整する。前記出力データ幅調整回路５は、データ処理
回路４から出力された３２ビツト幅のデータを、データ
幅設定信号３２／■に応じて、１６ビツト又は３２ビツ
ト幅のデータに調整してデータ出力端子２に出力する。
入力された１６ビツト７３２ビツト幅のデータを、デー
タ幅設定信号３２／■に応じて３２ビツト幅のデータに
調整する。前記出力データ幅調整回路５は、データ処理
回路４から出力された３２ビツト幅のデータを、データ
幅設定信号３２／■に応じて、１６ビツト又は３２ビツ
ト幅のデータに調整してデータ出力端子２に出力する。
３ａ〜３ｄは１６ビツトのデータラッチ、３ｅは１６ビ
ツトのデータセレクタ□であり、このデータセレクタ３
ｅは、セレクト入力ＳがＨ／Ｌレベルのとき入力Ｂ／Ａ
が選択されるものである。３ｆ〜３１はＡＮＤゲート、
３ｊ、３にはインバータ、３立、３１１はＯＲゲートで
ある。
ツトのデータセレクタ□であり、このデータセレクタ３
ｅは、セレクト入力ＳがＨ／Ｌレベルのとき入力Ｂ／Ａ
が選択されるものである。３ｆ〜３１はＡＮＤゲート、
３ｊ、３にはインバータ、３立、３１１はＯＲゲートで
ある。
５ａは３２ビツトのデータラッチ、５ｂは１６ビツトの
データセレクタ、５ｃはインバータ、５ｄ、５ｅはＡＮ
Ｄゲート、５ｆ、５ｇは１６ビツトのトライ・ステート
・バッファである。
データセレクタ、５ｃはインバータ、５ｄ、５ｅはＡＮ
Ｄゲート、５ｆ、５ｇは１６ビツトのトライ・ステート
・バッファである。
次に動作を説明する。第２図はデータ幅設定信号３２／
１６をレベルとし、１６ビツト・バス・インターフェイ
スのモードにした場合の入力各部の信号波形図であり、
データは、クロックＣＬＫ及び乗／被乗数選択信号Ｘ／
Ｙならびに上位／下位選択信号Ｈ／τに同期して、１６
ビツト幅でデータ入力端子３２Ｌ ／１６ Ｉ Ｎに入
力される。これは時分割で４回（Ｘａｅ ＸＬ＊ ＹＨ
ｅ ＹＬ）入力される。これが第２図のデータラッチ３
８〜３ｄの出力に示されるよりに、３２ビツトデータに
立て直される。第１図の回路と第２図の波形とから、回
路動作は容易に理解できるから、詳しい説明は省略する
。
１６をレベルとし、１６ビツト・バス・インターフェイ
スのモードにした場合の入力各部の信号波形図であり、
データは、クロックＣＬＫ及び乗／被乗数選択信号Ｘ／
Ｙならびに上位／下位選択信号Ｈ／τに同期して、１６
ビツト幅でデータ入力端子３２Ｌ ／１６ Ｉ Ｎに入
力される。これは時分割で４回（Ｘａｅ ＸＬ＊ ＹＨ
ｅ ＹＬ）入力される。これが第２図のデータラッチ３
８〜３ｄの出力に示されるよりに、３２ビツトデータに
立て直される。第１図の回路と第２図の波形とから、回
路動作は容易に理解できるから、詳しい説明は省略する
。
次に、データ幅設定信号３２／ １６をＨレベルとし、
３２ビツトバス・インターフェイスのモードにした場合
の入力各部の信号波形図を第３図に示す、データは、ク
ロックＣＬＫに同期して、３２ビツト幅でデータ入力端
子１に入力される。すなわち、３２ＨＩ Ｎ ニ上位１
６ビツトＣＸｎ又はＹＩ＋）が、３２Ｌ／１６ＩＮに下
位１６ビツト（ＸＬ又はＹＬ）がそれぞれ入力される。
３２ビツトバス・インターフェイスのモードにした場合
の入力各部の信号波形図を第３図に示す、データは、ク
ロックＣＬＫに同期して、３２ビツト幅でデータ入力端
子１に入力される。すなわち、３２ＨＩ Ｎ ニ上位１
６ビツトＣＸｎ又はＹＩ＋）が、３２Ｌ／１６ＩＮに下
位１６ビツト（ＸＬ又はＹＬ）がそれぞれ入力される。
これも第３図のデータクラッチ３ａ〜３ｄの出力に示さ
れるように、正しくラッチされる。
れるように、正しくラッチされる。
一方、出力データ幅調整回路５においては、データ幅設
定信号３２／ １６がＨレベルの場合、ＡＮＤゲート５
ｄの出力がＬレベルになり、ＡＮＤゲート５ｅの出力は
出力イネーブル信号ＯＥと同じになるため、データ出力
端子２の３２ＨＯＵ ＴにＺＲ（３２ビツトの出力デー
タＺの上位１６ビツト）が、また３２Ｌ／１６０ＵＴに
Ｚｔ、（下位１６ビツト′）が、出力イネーブル信号Ｏ
ＥがＨレベル時に揃って出力される。逆に、データ幅設
定信号３２／ １６がＬレベルの場合、ＡＮＤゲート５
ｄの出力は出力データの上位／下位選択信号０Ｈ１０Ｌ
と同じになり、ＡＮＤゲート５ｅの出力がＬレベルとな
るため、トライ・ステート・バッファ５ｆの出力は高イ
ンピーダンス状態となって、３２ＨＯＵ Ｔからの出力
は阻止される。３２ビツト出力データ２は、出力イネー
ブル信号ＯＥがＨレベルでかつ上位／下位選択信号０Ｈ
１０Ｌがハイレベルのとき上位１６ビツトＺｓｒを、ま
た出力イネーブル信号ＯＥがＨレベルでかつ上位／下位
選択信号０Ｈ１０Ｌがローレベルのとき下位１６ビツト
ＺＬを、１６ビツトの端子３２Ｌ／１６０ＵＴから出力
されることが理解できる。
定信号３２／ １６がＨレベルの場合、ＡＮＤゲート５
ｄの出力がＬレベルになり、ＡＮＤゲート５ｅの出力は
出力イネーブル信号ＯＥと同じになるため、データ出力
端子２の３２ＨＯＵ ＴにＺＲ（３２ビツトの出力デー
タＺの上位１６ビツト）が、また３２Ｌ／１６０ＵＴに
Ｚｔ、（下位１６ビツト′）が、出力イネーブル信号Ｏ
ＥがＨレベル時に揃って出力される。逆に、データ幅設
定信号３２／ １６がＬレベルの場合、ＡＮＤゲート５
ｄの出力は出力データの上位／下位選択信号０Ｈ１０Ｌ
と同じになり、ＡＮＤゲート５ｅの出力がＬレベルとな
るため、トライ・ステート・バッファ５ｆの出力は高イ
ンピーダンス状態となって、３２ＨＯＵ Ｔからの出力
は阻止される。３２ビツト出力データ２は、出力イネー
ブル信号ＯＥがＨレベルでかつ上位／下位選択信号０Ｈ
１０Ｌがハイレベルのとき上位１６ビツトＺｓｒを、ま
た出力イネーブル信号ＯＥがＨレベルでかつ上位／下位
選択信号０Ｈ１０Ｌがローレベルのとき下位１６ビツト
ＺＬを、１６ビツトの端子３２Ｌ／１６０ＵＴから出力
されることが理解できる。
なお、上記実施例では、１６ビツトと３２ビツトとのバ
ス・インターフェイスの切り替え可能な装置の例を示し
たが、本発明は、勿論これに限定されることなく、様々
なインターフェイスに対応できるように構成できる１例
えば、８ビット７１６ビツト切替え、８ビツト／１６ビ
ツト／３２ビツト切替えなどが容易に実現可能である。
ス・インターフェイスの切り替え可能な装置の例を示し
たが、本発明は、勿論これに限定されることなく、様々
なインターフェイスに対応できるように構成できる１例
えば、８ビット７１６ビツト切替え、８ビツト／１６ビ
ツト／３２ビツト切替えなどが容易に実現可能である。
また上記実施例は、入力端子と出力端子とが分離してい
る場合の例であるが、これにも限定されることはなく、
入力と出力とが同じ端子（いわゆるＩ１０端子）であっ
てもよい１例えば第１図の３２ＨＯＵ Ｔの出力端子と
３２ＨＩ Ｎの入力端子とを。
る場合の例であるが、これにも限定されることはなく、
入力と出力とが同じ端子（いわゆるＩ１０端子）であっ
てもよい１例えば第１図の３２ＨＯＵ Ｔの出力端子と
３２ＨＩ Ｎの入力端子とを。
また３２Ｌ ／１６０ Ｕ Ｔと３２Ｌ／１６ＩＮとを
それぞれ結合すれば、単一ポートのデータ処理装置とし
て動作する。
それぞれ結合すれば、単一ポートのデータ処理装置とし
て動作する。
発明の効果
以上述べたごとく本発明によれば、データ幅（ワードサ
イズ）の異なるディジタル・システムに柔軟に対応し得
るインターフェイスを備えたデータ処理装置を得ること
ができるので、インターフェイス上のミス・マツチング
のためせっかくのデータ処理機能が利用できないという
トラブルを解消することができ、その工業的利用価値は
極めて大である。
イズ）の異なるディジタル・システムに柔軟に対応し得
るインターフェイスを備えたデータ処理装置を得ること
ができるので、インターフェイス上のミス・マツチング
のためせっかくのデータ処理機能が利用できないという
トラブルを解消することができ、その工業的利用価値は
極めて大である。
第１図は本発明の一実施例におけるディジタルデータ処
理装置の回路図、第２図は同ディジタルデータ処理装置
の１６ビツト・バス・インターフェイスのモードの場合
の各部信号波形図、第３図は同ディジタルデータ処理装
置の３２ビツト・バス・インターフェイスのモードの場
合の各部信号波形図である。 １・・・データ入力端子、２・・・データ出力端子、３
・・・入力データ幅調整回路、４・・・データ処理回路
。 ５・・・出力データ幅調整回路、６・・・データ幅設定
端子 代理人 森 本 義 弘 第２図 Ｅ Ｆｅ −６ 第３図
理装置の回路図、第２図は同ディジタルデータ処理装置
の１６ビツト・バス・インターフェイスのモードの場合
の各部信号波形図、第３図は同ディジタルデータ処理装
置の３２ビツト・バス・インターフェイスのモードの場
合の各部信号波形図である。 １・・・データ入力端子、２・・・データ出力端子、３
・・・入力データ幅調整回路、４・・・データ処理回路
。 ５・・・出力データ幅調整回路、６・・・データ幅設定
端子 代理人 森 本 義 弘 第２図 Ｅ Ｆｅ −６ 第３図
Claims (1)
- 【特許請求の範囲】 １、複数ビットのディジタル入力データを入力するため
のデータ入力端子と、複数ビットのディジタル出力デー
タを出力するためのデータ出力端子と、入出力データの
データ幅を設定するためのデータ幅設定信号を入力する
ためのデータ幅設定端子と、入力されたデータを処理す
るデータ処理回路と、前記データ幅設定信号に応じて前
記データ入力端子から入力されたデータを所定のデータ
幅に調整して前記データ処理回路に供給する入力データ
幅調整回路と、前記データ処理回路の出力データを前記
データ幅設定信号に対応したデータ幅に調整して前記デ
ータ出力端子に供給する出力データ幅調整回路とを備え
たディジタルデータ処理装置。 ２、入力データ幅調整回路は、データ幅設定端子に入力
されたデータ幅設定信号を選択入力としかつデータ入力
端子の少なくとも一部の信号を入力とする少なくとも１
個の第１のデータセレクタと、前記データ入力端子に入
力された入力データを記憶保持して出力する少なくとも
１個の第１のレジスタと、前記第１のデータセレクタの
出力信号を記憶保持して出力する少なくとも１個の第２
のレジスタとを備えた構成とした特許請求の範囲第１項
記載のディジタルデータ処理装置。 ３、出力データ幅調整回路は、データ処理回路の出力デ
ータを記憶保持する第３のレジスタと、この第３のレジ
スタの出力の少なくとも一部の信号を入力としかつデー
タ幅設定端子に入力されたデータ幅設定信号を選択入力
とする少なくとも１個の第２のデータセレクタとを備え
た構成とした特許請求の範囲第１項または第２項記載の
ディジタルデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14890185A JPS629431A (ja) | 1985-07-05 | 1985-07-05 | デイジタルデ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14890185A JPS629431A (ja) | 1985-07-05 | 1985-07-05 | デイジタルデ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS629431A true JPS629431A (ja) | 1987-01-17 |
Family
ID=15463202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14890185A Pending JPS629431A (ja) | 1985-07-05 | 1985-07-05 | デイジタルデ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629431A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01200373A (ja) * | 1988-02-05 | 1989-08-11 | Ricoh Co Ltd | トナー補給制御方法 |
| EP1211075A1 (en) | 2000-11-30 | 2002-06-05 | Canon Kabushiki Kaisha | Ink jet head, manufacturing method thereof, and ink jet printing apparatus |
-
1985
- 1985-07-05 JP JP14890185A patent/JPS629431A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01200373A (ja) * | 1988-02-05 | 1989-08-11 | Ricoh Co Ltd | トナー補給制御方法 |
| EP1211075A1 (en) | 2000-11-30 | 2002-06-05 | Canon Kabushiki Kaisha | Ink jet head, manufacturing method thereof, and ink jet printing apparatus |
| US6517193B2 (en) | 2000-11-30 | 2003-02-11 | Canon Kabushiki Kaisha | Ink jet head, manufacturing method thereof, and ink jet printing apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6323677B1 (en) | Programmable logic device circuitry for improving multiplier speed and/or efficiency | |
| US4383304A (en) | Programmable bit shift circuit | |
| US4912345A (en) | Programmable summing functions for programmable logic devices | |
| US6411124B2 (en) | Programmable logic device logic modules with shift register capabilities | |
| EP0337595A2 (en) | Integrated circuit having a configurable terminal pin | |
| EP0843893B1 (en) | A microcontroller having an n-bit data bus width with less than n i/o pins | |
| US4272829A (en) | Reconfigurable register and logic circuitry device for selective connection to external buses | |
| US5125011A (en) | Apparatus for masking data bits | |
| EP0311798A3 (en) | Data input/output circuit | |
| US4503511A (en) | Computing system with multifunctional arithmetic logic unit in single integrated circuit | |
| EP0347929A3 (en) | Parallel processor | |
| JPS629431A (ja) | デイジタルデ−タ処理装置 | |
| JPH0160856B2 (ja) | ||
| US3863061A (en) | Alu with end-around carry derived from auxiliary unit | |
| US4771405A (en) | Hidden control bits in a control register | |
| US5623434A (en) | Structure and method of using an arithmetic and logic unit for carry propagation stage of a multiplier | |
| JPH01220528A (ja) | パリテイ発生器 | |
| KR100244885B1 (ko) | 다중인터럽트통신회로 | |
| JP2692469B2 (ja) | データ制御装置 | |
| JPS59114665A (ja) | 並列計算機システム | |
| JPH0370238A (ja) | 転送ワード数決定方法及びその回路 | |
| JPS62256159A (ja) | マイクロプロセツサ | |
| KR100199190B1 (ko) | 데이타 포착회로 | |
| KR920008260B1 (ko) | 3-상태(tri-state) 방지용 논리회로 | |
| JPH0661076B2 (ja) | デ−タ転送装置 |