JPH0370238A - 転送ワード数決定方法及びその回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 従来の転送ワード数決定回路（第７図）発明が解決しよ
うとする課題 課題を解決するための手段 本発明の原理説明図（第１図） 作用 実施例 第１の発明の一実施例（第３図） 第２の発明の一実施例（第４図） 発明の効果 〔概　要〕 先頭バイトアドレス及び転送バイト数内の、そのビット
構成から決まる数の転送ビットの各々、及び転送バイト
数内のワード数表示値を転送ワード数のセットに用いる
転送ワード数決定方法及びその回路に関し、 転送ワード数出力制御表示値、及びワード数表示値を用
いて回路素子数の削減の下での信号伝播遅延時間の短縮
化等を目的とし、 転送されるバイト数を有するコマンドワードに続いて、
または該コマンドワードと同時に転送されるデータの先
頭バイトアドレスを有するアドレスワードを転送した後
に、データのための所要数のワードを転送するデータ転
送系において、受信したバイト数に含まれているワード
数表示値、該ワード数表示値＋１及び前記ワード数表示
値＋２を出力し、前記受信したバイト数及び先頭バイト
アドレスに含まれている転送ワード数出力制御表示値に
応答して前記ワード数表示値、該ワード数表示値＋１及
び前記ワード数表示値＋２の内のいづれか１つを選択す
る信号を出力し、該出力された信号で前記３つの値の内
の１つを選択し、選択された値を前記データ転送系を介
して受信されるワード数とするようにして構成した。

〔産業上の利用分野〕

本発明は、転送バイト数及び先頭バイトアドレス内の転
送ワード数出力制御判定値、及び転送バイト数内のワー
ド数表示値を転送ワード数のセットに用いる転送ワード
数決定方法及びその回路に関する。

情報処理装置には、その同期データバスに複数のインタ
フェースモジュールが接続され、そのインタフェースモ
ジュールと中央処理装置との間で前記同期データバスを
介して複数種のデータを授受するようにしている。これ
は、信号線数の削減のためである。成るサイクルにおい
ては成るモジュールのためのデータの授受に前記同期デ
ータバスが用いられ、他のサイクルにおいては前記同期
データバスは他のモジュールのためのデータの授受に用
いられる。これにより、前記同期データバスのスループ
ットの向上が図れる。

そのようなデータ転送において、受信バスインタフェー
スモジュールで受信データの終了を知ることが必要にな
る。

この受信データの終了を知るために、データ転送開始時
に先ず、「先頭表示」をしく第５図の（１）のＳＴ参照
）、同時にデータバイト数情報”ＢＣＴｏ”を含むコマ
ンドワードを転送し、続いて先頭バイトアドレスのため
のアドレスワード（第５図の（２）参照）の転送を行な
う。そして所要数のデータのためのデータワード（第５
図の（３）、　（４）、（５）参照）を順次に転送して
いる。データが、常にデータワードの最初のバイト挿入
位置からデータバイトが入っているならば、受信データ
の転送終了クロックサイクルを前記データバイト数情報
から簡単に決定することが出来るが、データが、データ
ワードの最初のバイト挿入位置からデータバイトが入っ
ていない場合には（第６図参照）、前記先頭バイトアド
レス及びデータバイト数情報から簡単には受信データの
転送終了クロックサイクルの決定は出来ない。そこで、
データが、データワードの最初のバイト挿入位置からデ
ータバイトが入っていない場合でも前記先頭バイトアド
レス及びデータバイト数情報を用いて受信データの転送
終了クロックサイクルの決定を出来るようにした転送バ
イト数決定回路が用いられている。

〔従来の技術］ その従来の転送バイト数決定回路は、第７図に示す構成
のものである。バイト数レジスタ２に前記同期データバ
スからのバイト数（ワード位置表示ビット及びバイト位
置表示ビット）がセットされ、アドレスレジスタ４に前
記同期データバスからのアドレス（ワード位置表示ビッ
ト及びワード内バイト位置表示ビット）がセットされる
。なお、バイト数レジスタ２及びアドレスレジスタ４に
は、それぞれ８ビツトのバイト数及び８ビツトの先頭バ
イトアドレスがセットされると仮定した例を示している
。又、ワードは４バイト構成としている。

バイト数レジスタ２及びアドレスレジスタ４からの各出
力ビットがそのビット桁位置を保存して加算回路２０の
被加算入力及び加算入力へ・入力される。又、加算回路
２０には、−１減算入力がある。

加算回路２０からの出力値も又、アドレスレジスタ４と
同様、アドレスの内のワード位置表示ビット及びバイト
位置表示ビットを表す。アドレスレジスタ４のワード位
置表示ピントからの加算回路２０のワード位置表示ビッ
トの減算が減算回路２２において行なわれる。又、減算
回路２２には、＋１加算入力がある。減算回路２２の出
力が転送ワード数（転送回数）レジスタ６にセットされ
、その値が前記受信データの転送終了のクロックサイク
ルを知るのに用いられる。

〔発明が解決しようとする課題〕

上述の説明から明らかなように、その信号は加算回路２
０及び減算回路２２を経て順次に伝播して初めて、転送
回数が得られる回路形式となっているため、信号伝播遅
延時間が大きくなる。これは、データ転送サイクル時間
に制限を与える原因となる。又、前記転送回数を得るた
めの回路量も多くなる。

本発明は、斯かる問題点に鑑みて創作されたもので、回
路素子数の削減の下で信号伝播遅延時間を小さくするこ
との出来る転送ワード数決定方法及びその回路を提供す
ることをその目的とする。

〔課題を解決するための手段］ 本発明は、第１図に示すように、先頭・バイトアドレス
がワード内のいずれのバイト挿入位置を指す値に設定さ
れ、且つバイト数がどんな数に設定されていたとしても
、第１図の（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）に例示す
るように転送ワード数は（ＢＣＴ）、（ＢＣＴ）＋１、
又は（ＢＣＴ）＋２のいずれかに決定し得ると言う知見
に基づいて為されたものである。この第１図の（Ａ）、
（Ｂ）、（Ｃ）及び（Ｄ）に示す関係を表にまとめたの
が下表である。なお、説明を簡単にするため、以下の説
明では１ワードは４バイトで構成されるものとする。　
　　　　　　　　（本頁以下余白）なお、（ＢＣＴ）は
、バイト数レジスタ内の下位２ビツトを除いた上位ビッ
トで表される値（以下、ワード数表示値と呼ぶ。）であ
る。

第１の発明は、転送されるバイト数を有するワードに続
いて、転送されるデータの先頭バイトアドレスを有する
ワードを転送した後に、データのための所要数のワード
を転送するデータ転送系において、先づ、受信したバイ
ト数に含まれているワード数表示値、該ワード数表示値
＋１及び前記ワード数表示値＋２を出力する。前記受信
したバイト数及び先頭バイトアドレスに含まれている転
送ワード数出力制御判定値に応答して前記ワード数表示
値、該ワード数表示値＋１及び前記ワード数表示値＋２
の内のいづれか１つを選択する信号を出力する。そして
、該出力された信号で前記３つの値の内の１つを選択し
、選択された値を前記データ転送系を介して受信される
ワード数として用いるようにして成る。第２の発明は、
第２図（そのｌ）に示すように、データワード受信に先
立って受信されるコマンドワードのバイト数をセットす
るバイト数レジスタ２と、前記コマンドワードに続いて
受信されるアドレスワードのアドレスをセットするアド
レスレジスタ４と、前記両レジスタ２．４にセットされ
た値から求められる転送データワード数をセットする転
送ワード数レジスタ６とを有するデータ転送系に設けら
れる転送ワード数決定回路において、前記バイト数レジ
スタ２及びアドレスレジスタ４にセットされたバイト数
及び先頭バイトアドレスに含まれている転送ワード数出
力制御判定値に応答して前記バイト数レジスタ２のワー
ド数表示値の出力制御のための第１の転送ワード出力制
御信号及び前記ワード数表示値＋−２の出力制御のため
の第２の転送ワード出力制御信号を出力する判定回路８
と、前記バイト数レジスタ２のワード数表示値に１を加
算する第１の加算回路１０と、前記バイト数レジスタ２
のワード数表示値に２を加算する第２の加算回路１２と
、前記第１の転送ワード出力制御信号及び第２の転送ワ
ード出力制御信号に応答して前記ワード数表示値、前記
ワード数表示値＋１、又は前記ワード数表示値＋２の内
のいづれか１つを転送ワード数として前記転送ワード数
レジスタ６へ出力する選択回路１４とを設けて構成され
る。第３の発明は、第２図（その２）に示すように、デ
ータワード受信に先立って受信されるコマンドワードの
バイト数をセットするバイト数レジスタ２と、前記コマ
ンドワードに続いて受信されるアドレスワードのアドレ
スをセットするアドレスレジスタ４と、前記両レジスタ
２．４にセットされた値から求められる転送データワー
ド数をセットする転送ワード数レジスタ６とを有するデ
ータ転送系に設けられる転送ワード数決定回路において
、前記バイト数レジスタ２及びアドレスレジスタ４にセ
ットされたバイト数及び先頭バイトアドレスに含まれて
いる転送ワード数出力制御判定値に応答して前記バイト
数レジスタ２のワード数表示値の出力制御のための第１
の転送ワード出力制御信号及び前記ワード数表示値＋２
の出力制御のための第２の転送ワード出力制御信号を出
力する判定回路８と、被加算入力に前記ワード数表示値
を受ける１個の加算回路１６と、前記判定回路８から出
力される両転送ワード出力制御信号に応じて、０、ｌ、
又は２を前記加算回路１６の加算入力に出力する選択回
路１８とを設けて構成される。

〔作　用〕

データ転送系を介して受信されたバイト数はバイト数レ
ジスタ２にセットされ、先頭バイトアドレスはアドレス
レジスタ４にセットされる。これら両レジスタ２．４の
転送ワード数出力制御判定値が判定回路８で用いられて
てバイト数レジスタ２のワード数表示値の出力制御のた
めの一第１の転送ワード出力制御信号及び前記ワード数
表示値＋２の出力制御のための第２の転送ワード出力制
御信号が判定回路８から出力される。この判定回路８は
、本発明におけるワード数表示値、該ワード数表示値＋
１及び前記ワード数表示値＋２の内のいづれか１つを選
択する信号を出力する手段の１つを示している。

これらの両転送ワード出力制御信号は、第２の発明にお
いては、バイト数レジスタ２のワード数表示値、加算回
路１０のワード数表示値＋１、又は加算回路１２のワー
ド数表示値＋２のいづれか１つを出力するのに選択回路
１４で用いられる。

又、第３の発明においては、加算回路１６の加算入力へ
０、１、又は２を供給するのに選択回路１６で用いられ
る。

このようにして、選択された値が転送ワード数として転
送ワード数レジスタ６にセットされ、転送終了のクロッ
クサイクルを知るのに用いられる。

〔実施例〕

第３図は第１の発明の一実施例を示す。この図において
、バイト数レジスタ２及びアドレスレジスタ４は、第７
図で説明したものと同じである。

判定回路８はアドレスレジスタ４のバイト数表示ビット
出力及びバイト数レジスタ２のバイト数表示ビット出力
を受けて転送ワード数出力制御信号（以下転送回数ゲー
ト信号という。）ＯＷ及び２Ｗを出力する。転送回数ゲ
ート信号ＯＷはアドレスレジスタ４のバイト数表示ピン
ト出力及びバイト数レジスタ２０バイト数表示ピント出
力を受けるナンド回路３０から出力される。転送回数ゲ
ート信号２Ｗはアンド回路３２から出力される。アンド
回路３２は、アドレスレジスタ４のバイト数表示ビット
出力ａ及びバイト数レジスタ２のバイト数表示ビット出
力Ｃのオア回路３４の出力、アドレスレジスタ４のバイ
ト数表示ビット出力す及びバイト数レジスタ２のバイト
数表示ビット出力ｄを受ける。ここで、各レジスタ２，
４の下位２ビツトが用いられ、それぞれのレジスタ２，
４において、ａ、Ｃがその下位ビットで、ｂ、ｄがその
上位ビットである。加算回路１０及び加算回路１２は、
その被加算入力Ａにバイト数レジスタ２のワード数表示
ビット出力を受ける一方、加算回路１０の加算入力Ｂに
は１の値が入力され、又加算回路１２の加算入力Ｂには
２の値が入力される。

アンドゲート３６、アンドゲート３８、アントゲ−１−
４０は、それぞれアンドゲートで、その被ゲート入力に
はバイト数レジスタ２のワード数表示ビット出力、加算
回路１０の出力、加算回路１２の出力が、それぞれ入力
される。アンドゲート３６のゲート制御入力には前記転
送回数ゲート信号ＯＷが供給され、アンドゲート３８の
ゲート制御入力（反転アンド入力）には前記転送回数ゲ
ート信号ＯＷ及び前記転送回数ゲート信号２Ｗが供給さ
れ、そしてアントゲ−１４０のゲート制御入力には前記
転送回数ゲート信号２Ｗが供給される。

アンドゲート３６、アンドゲート３８及びアンドゲート
４０の出力はオア回路４２を経て転送ワード数（転送回
数）レジスタ６へ入力される。アンドゲート３６、アン
ドゲート３８及びアントゲ−）４０並びにオア回路４２
が第２図の選択回路１４に対応する。

この本発明回路の動作を以下に説明する。

先頭バイトアドレスがワード内のいずれのバイト挿入位
置を指す値に設定され、且つバイト数ＢＣＴがどんな数
に設定されていたとしても、上述本発明原理説明におい
て述べたところから明らかなように、バイト数レジスタ
２のワード数表示ビット、これに１を足した値、又は前
記バイト数レジスタ２のワード数表示ビットに２を足し
た値のいずれかがそのデータ転送における転送回数を表
している。それらの値内のバイト数レジスタ２のワード
数表示ビットに１を足した値、若しくは前記バイト数レ
ジスタ２のワード数表示ビットに２を足した値は、加算
回路１０、又は加算回路１２から出力される。そして、
前記いずれかの値であるかをゲートさせる転送回数ゲー
ト信号ＯＷ、２Ｗは、それぞれバイト数レジスタ２にコ
マンドワード内のバイト数がセットされ、続いて受信さ
れるアドレスワード内の先頭バイトアドレスがセットさ
れる度毎（つまり、データ転送開始時）に判定回路８の
ナンド回路３０、アンド回路３２から出力される。

従って、データ転送が開始されると、選択されるべき３
つの転送回数候補値がアンドゲート３６、アンドゲート
３８、アンドゲート４０の各被ゲート入力へ供給される
と共に、転送回数ゲート信号ＯＷ、２Ｗが判定回路８か
ら出力される。その転送回数ゲート信号ＯＷ、２Ｗに応
して決まるバイト数レジスタ２、加算回路１０、又は加
算回路１２からの前記各転送回数候補値がアンドゲート
３６、アンドゲート３８、又はアンドゲート４０を介し
て出力され、オア回路４２を介して転送ワード数（転送
回数）レジスタ６ヘセツトされてデータ転送終了のクロ
ックサイクルの決定（受信情報の終了）に用いられる。

前記転送回数のセットまで信号が伝播していかなければ
ならない回路数は少ないから、前記転送回数のセットま
でに要する信号伝播遅延時間は短い。又、それらの回路
規模も小さい。

第４図は本発明の他の実施例を示す。この実施例におい
ては、加算器を１個とし、その加算器１６から第３図の
実施例におけるバイト数レジスタ２のワード数表示ビッ
ト、これに１を足した値、又は前記バイト数レジスタ２
のワード数表示ビットに２を足した値を出力させるよう
にしたものである。そのために、アンドゲート４４、ア
ンドゲート４６及びアンドゲート４８、並びにオア回路
５０を設け、オア回路５０の出力を加算器１６の加算入
力へ供給する。加算器１６の被加算入力にはバイト数レ
ジスタ２のワード数表示ビットを供給する。又、アンド
ゲート４４、アンドゲート４６及びアンドゲート４８の
被ゲート入力には、それぞれＯ（２進表示でＯ，Ｏ）、
ｌ　（２進表示で０．１）、２（２進表示で１．Ｏ）が
入力される。アンドゲート４４のゲート制御入力には転
送回数ゲート信号ＯＷが、アンドゲート４６の反転ゲー
ト制御入力には転送回数ゲート信号ＯＷ及び２Ｗが、そ
してアンドゲート４８のゲート制御入力には転送回数ゲ
ート信号２Ｗが供給される。アンドゲート４４、アンド
ゲート４６及びアンドゲート４８、並びにオア回路５０
が第２図（その２）の選択回路１８に対応する。その他
の構成要素であって、第３図内の構成要素と同一の構成
要素には、第３図内の構成要素に付された参照番号と同
一の参照番号を付してその説明は省略する。

この実施例における作用は、第３図に示す実施例と同じ
であるが、第３図に示す実施例よりも回路量の削減が図
れる。

なお、前記実施例におけるバイト数レジスタ２のワード
数表示ビット、これに１を足した値、又は前記バイト数
レジスタ２のワード数表示ビットに２を足した値を選択
するための回路構成をセレクタで代替する構成の下で本
発明を実施してもよい。又、高速なＣＰＵ０下で転送回
数ゲート情報の発生、前記バイト数レジスタ２のワード
数表示ビット　これに１を足した値、又は前記バイト数
レジスタ２のワード数表示ビットに２を足した値の出力
、及び前記転送回数ゲート情報に基づく前記３つの値の
選択をソフトウェアで為し、その結果を転送ワード数（
転送回数）レジスタ６にセットするようにしてもよい。

以上の説明では、第５図のようにコマンドに続いて先頭
バイトアドレスが転送される場合の例であるが、それら
が同時に転送される場合であっても本発明は同様に実現
される。又、４バイトを１ワードとして説明したが、１
ワードが８バイトでも、１６バイト等であっても同様に
実現できる。

〔発明の効果〕

以上述べたところから明らかなように本発明によれば、
転送回数のセットまで信号が伝播していかなければなら
ない回路数が少ない構成となっているから、前記転送回
数のセットまでに要する信号伝播遅延時間は短く、又、
それらの回路規模は小さい。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の原理ブロック図、 第３図は第１の発明の一実施例を示す図、第４図は第２
の発明の実施例を示す図、第５図は転送される各ワード
のフォーマットを示す図、 第６図はミスアライメントでのデータ転送例を示す図、 第７図は従来の転送ワード数決定回路を示す図である。 第２図、第３図及び第４図において、 ２はバイト数レジスタ、 ４はアドレスレジスタ、 ６は転送ワード数レジスタ、 ８は判定回路、 １０．１２．１６は加算回路、 １４．１８は選択回路である。

Claims (3)

【特許請求の範囲】
1. （１）転送されるバイト数を有するコマンドワードに続
   いて、または該コマンドワードと同時に、転送されるデ
   ータの先頭バイトアドレスを有するアドレスワードを転
   送した後に、データのための所要数のワードを転送する
   データ転送系において、受信したバイト数に含まれてい
   るワード数表示値、該ワード数表示値＋１及び前記ワー
   ド数表示値＋２を出力し、 前記受信したバイト数及び先頭バイトアドレスに含まれ
   ている転送ワード数出力制御判定値に応じて前記ワード
   数表示値、該ワード数表示値＋１及び前記ワード数表示
   値＋２の内のいづれか１つを選択する信号を出力し、 該出力された信号で前記３つの値の内の１つを選択し、 選択された値を前記データ転送系を介して受信されるワ
   ード数とすることを特徴とする転送ワード数決定方法。
2. （２）データワード受信に先立って受信されるコマンド
   ワード内のバイト数をセットするバイト数レジスタ（２
   ）と、前記コマンドワードに続いて、または該コマンド
   ワードと同時に受信されるアドレスワードのアドレスを
   セットするアドレスレジスタ（４）と、前記両レジスタ
   （２、４）にセットされた値から求められる転送データ
   ワード数をセットする転送ワード数レジスタ（６）とを
   有するデータ転送系に設けられる転送ワード数決定回路
   において、 前記バイト数レジスタ（２）及びアドレスレジスタ（４
   ）にセットされたバイト数及び先頭バイトアドレスに含
   まれている転送ワード数出力制御判定値に応答して前記
   バイト数レジスタ（２）のワード数表示値の出力制御の
   ための第１の転送ワード数出力制御信号及び前記ワード
   数表示値＋２の出力制御のための第２の転送ワード数出
   力制御信号を出力する判定回路（８）と、 前記バイト数レジスタ（２）のワード数表示値に１を加
   算する第１の加算回路（１０）と、前記バイト数レジス
   タ（２）のワード数表示値に２を加算する第２の加算回
   路（１２）と、前記第１の転送ワード出力制御信号及び
   第２の転送ワード出力制御信号に応答して前記ワード数
   表示値、前記ワード数表示値＋１、又は前記ワード数表
   示値＋２の内のいづれか１つを転送ワード数として前記
   転送ワード数レジスタ（６）へ出力する選択回路（１４
   ）とを設けたことを特徴とする転送ワード数決定回路。
3. （３）データワード受信に先立って受信されるコマンド
   ワードのバイト数をセットするバイト数レジスタ（２）
   と、前記コマンドワードに続いて、または該コマンドワ
   ードと同時に受信されるアドレスワードのアドレスをセ
   ットするアドレスレジスタ（４）と、前記両レジスタ（
   ２、４）にセットされた値から求められる転送データワ
   ード数をセットする転送ワード数レジスタ（６）とを有
   するデータ転送系に設けられる転送ワード数決定回路に
   おいて、 前記バイト数レジスタ（２）及びアドレスレジスタ（４
   ）にセットされたバイト数及び先頭バイトアドレスに含
   まれている転送ワード数出力制御判定値に応答して前記
   バイト数レジスタ（２）のワード数表示値の出力制御の
   ための第１の転送ワード出力制御信号及び前記ワード数
   表示値＋２の出力制御のための第２の転送ワード出力制
   御信号を出力する判定回路（８）と、 被加算入力に前記ワード数表示値を受け、加算結果を転
   送ワードレジスタ（６）へ出力する１個の加算回路（１
   ６）と、 前記判定回路（８）から出力される両転送ワード出力制
   御信号に応答して０、１、又は２を前記加算回路（１６
   ）の加算入力に出力する選択回路（１８）とを設けたこ
   とを特徴とする転送ワード数決定回路。