JPH0658671B2 - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
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- JPH0658671B2 JPH0658671B2 JP26566787A JP26566787A JPH0658671B2 JP H0658671 B2 JPH0658671 B2 JP H0658671B2 JP 26566787 A JP26566787 A JP 26566787A JP 26566787 A JP26566787 A JP 26566787A JP H0658671 B2 JPH0658671 B2 JP H0658671B2
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- multiplication
- pipeline
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Description
【発明の詳細な説明】 ［概要］ 複数のベクトル処理ユニットで構成されるベクトル処理
装置に関し， 回帰演算処理に適する演算パイプライン機構を提供する
ことを目的とし， 複数のベクトルデータのエレメントを同時にアクセス可
能にするベクトルレジスタと，独立に動作可能な複数の
演算パイプラインとをそなえたベクトル処理ユニットを
複数組有するベクトル処理装置において，各ベクトル処
理ユニットごとに，演算パイプラインの１つとして乗算
および加減算複合演算機能をもつ乗算および加減算パイ
プラインをそれぞれ設けるとともに，各ベクトル処理ユ
ニットの乗算および加減算パイプライン間をそれぞれ専
用のデータバスで結合した構成をもつ。
装置に関し， 回帰演算処理に適する演算パイプライン機構を提供する
ことを目的とし， 複数のベクトルデータのエレメントを同時にアクセス可
能にするベクトルレジスタと，独立に動作可能な複数の
演算パイプラインとをそなえたベクトル処理ユニットを
複数組有するベクトル処理装置において，各ベクトル処
理ユニットごとに，演算パイプラインの１つとして乗算
および加減算複合演算機能をもつ乗算および加減算パイ
プラインをそれぞれ設けるとともに，各ベクトル処理ユ
ニットの乗算および加減算パイプライン間をそれぞれ専
用のデータバスで結合した構成をもつ。
本発明は，複数のベクトル処理ユニットで構成されるベ
クトル処理装置に関するものである。
クトル処理装置に関するものである。
乗算および加減算複合演算を多数回繰り返す回帰式，た
とえば次式のような演算 の処理は，ベクトル処理装置においてしばしば行なわれ
るが，各演算パイプラインの同時並行処理化により処理
効率を上げるのが困難で，改善が望まれている。
とえば次式のような演算 の処理は，ベクトル処理装置においてしばしば行なわれ
るが，各演算パイプラインの同時並行処理化により処理
効率を上げるのが困難で，改善が望まれている。
第６図は，複数の演算パイプラインをもつ従来のベクト
ル処理装置の構成を示したものである。図において，１
０は１つないし複数のベクトルデータのエレメントを同
時にアクセスできるバンク構成のベクトルレジスタ（Ｖ
Ｒ），１１は加減算パイプライン（ＡＤＤ），１２は乗
算および加減算パイプライン（ＭＵＬＴＩ＆ＡＤＤ），
１３は除算パイプライン（ＤＩＶ）である。ここでベク
トルレジスタ（ＶＲ）１には，演算すべきベクトルデー
タが，図示省略されているメモリからロードされてい
る。
ル処理装置の構成を示したものである。図において，１
０は１つないし複数のベクトルデータのエレメントを同
時にアクセスできるバンク構成のベクトルレジスタ（Ｖ
Ｒ），１１は加減算パイプライン（ＡＤＤ），１２は乗
算および加減算パイプライン（ＭＵＬＴＩ＆ＡＤＤ），
１３は除算パイプライン（ＤＩＶ）である。ここでベク
トルレジスタ（ＶＲ）１には，演算すべきベクトルデー
タが，図示省略されているメモリからロードされてい
る。
乗算および加減算パイプライン（ＭＵＬＴＩ＆ＡＤＤ）
には，乗算のみあるいは加減算のみの演算のほか，乗算
と加減算の複合演算を実行することができ，たとえば，
ａをスカラデータ，Ａ，Ｂ，Ｄをベクトルデータとする
前記(1)式のベクトル演算Ａ＝ａ×Ｂ＋Ｄは，１ステッ
プで処理可能である。
には，乗算のみあるいは加減算のみの演算のほか，乗算
と加減算の複合演算を実行することができ，たとえば，
ａをスカラデータ，Ａ，Ｂ，Ｄをベクトルデータとする
前記(1)式のベクトル演算Ａ＝ａ×Ｂ＋Ｄは，１ステッ
プで処理可能である。
この場合，まず乗算および加減算パイプライン（ＭＵＬ
ＴＩ＆ＡＤＤ）１２を起動し，図示されていないメモリ
から読み出したスカラデータａとベクトルレジスタ（Ｖ
Ｒ）１０から読み出したベクトルデータＢとを乗算し，
その結果と同時にベクトルレジスタ（ＶＲ）１０から読
み出したベクトルデータＤを加算して，結果のベクトル
データＡをベクトルレジスタ（ＶＲ）１０に格納する。
ＴＩ＆ＡＤＤ）１２を起動し，図示されていないメモリ
から読み出したスカラデータａとベクトルレジスタ（Ｖ
Ｒ）１０から読み出したベクトルデータＢとを乗算し，
その結果と同時にベクトルレジスタ（ＶＲ）１０から読
み出したベクトルデータＤを加算して，結果のベクトル
データＡをベクトルレジスタ（ＶＲ）１０に格納する。
この場合，ベクトル演算のデータ数は最大（Ｎ＋１）に
ハードウェア上で固定されているため，たとえばデータ
数を２倍に増やしたり，あるいは処理機能を高めるため
演算パイプラインの本数を増やす場合には，その条件の
もとにベクトルレジスタ（ＶＲ）や演算器などのハード
ウェアの構成全体を組み直す必要があった。
ハードウェア上で固定されているため，たとえばデータ
数を２倍に増やしたり，あるいは処理機能を高めるため
演算パイプラインの本数を増やす場合には，その条件の
もとにベクトルレジスタ（ＶＲ）や演算器などのハード
ウェアの構成全体を組み直す必要があった。
ベクトル処理装置において，同時並列処理機能を高める
ために演算パイプラインを増設した場合，データバスの
本数も増加し，ベクトルレジスタの各バンクからのデー
タの供給制御も変更しなければならず，ハードウェアの
変更負担が大きくなるという問題があった。
ために演算パイプラインを増設した場合，データバスの
本数も増加し，ベクトルレジスタの各バンクからのデー
タの供給制御も変更しなければならず，ハードウェアの
変更負担が大きくなるという問題があった。
またベクトルレジスタと演算パイプラインからなるベク
トル処理ユニットを複数組設けた場合には，たとえば回
帰式演算を各ベクトル処理ユニットで分割処理しようと
すると，処理中に各ユニットのベクトルレジスタ間で，
中間結果のベクトルデータを頻繁に転送しなければなら
ず，そのオーバヘッドにより処理時間を思ったほど短縮
できないという問題があった。
トル処理ユニットを複数組設けた場合には，たとえば回
帰式演算を各ベクトル処理ユニットで分割処理しようと
すると，処理中に各ユニットのベクトルレジスタ間で，
中間結果のベクトルデータを頻繁に転送しなければなら
ず，そのオーバヘッドにより処理時間を思ったほど短縮
できないという問題があった。
本発明は，複数のベクトル処理ユニットの組で構成され
るベクトル処理装置において，乗算および加減算の複合
演算の高速処理に適する機構を提供することを目的とす
る。
るベクトル処理装置において，乗算および加減算の複合
演算の高速処理に適する機構を提供することを目的とす
る。
本発明は，独立した複数のベクトル処理ユニットの各々
において，ベクトルレジスタと演算パイプラインとの間
のデータ供給制御を変更することなく同時並列処理機能
を高めるため，乗算および加減算パイプラインを含む各
ベクトル処理ユニット間に，それぞれの乗算および加減
算パイプライン同士を直結するデータバスを設けること
により，回帰式演算を複数のベクトル処理ユニットで分
割処理する場合のデータ転送時間を大幅に短絡するもの
である。
において，ベクトルレジスタと演算パイプラインとの間
のデータ供給制御を変更することなく同時並列処理機能
を高めるため，乗算および加減算パイプラインを含む各
ベクトル処理ユニット間に，それぞれの乗算および加減
算パイプライン同士を直結するデータバスを設けること
により，回帰式演算を複数のベクトル処理ユニットで分
割処理する場合のデータ転送時間を大幅に短絡するもの
である。
第１図は本発明の原理説明図である。
図はベクトル処理ユニットを２組用いた場合の本発明に
基づくベクトル処理装置の例示的構成を示す。
基づくベクトル処理装置の例示的構成を示す。
２０，２１は、それぞれ独立して動作するベクトル処理
ユニットである。
ユニットである。
２２，２３は，ベクトルレジスタ（ＶＲ）である。
２４，３５は，加減算パイプライン（ＡＤＤ）である。
２６，２７は除算パイプライン（ＤＩＶ）である。
２８，２９は，除算および加減算パイプライン（ＭＵＬ
ＴＩ＆ＡＤＤ）である。
ＴＩ＆ＡＤＤ）である。
３０，３１は，乗算および加減算パイプライン（ＭＵＬ
ＴＩ＆ＡＤＤ）を双方向に結合するデータバスである。
ＴＩ＆ＡＤＤ）を双方向に結合するデータバスである。
第１図において，ベクトル処理ユニット２０，２１は，
回帰演算を分割処理するために使用されることができ
る。分割処理の方法は，ベクトルデータの順次のエレメ
ントを交互にあるいは適当な個数ごとに交互に分配する
方法がとられる。
回帰演算を分割処理するために使用されることができ
る。分割処理の方法は，ベクトルデータの順次のエレメ
ントを交互にあるいは適当な個数ごとに交互に分配する
方法がとられる。
乗算および加減算パイプライン（ＭＵＬＴＩ＆ＡＤＤ）
２８，２９がそれぞれベクトルレジスタ（ＶＲ）２２，
２３に対してもつデータバスは，他の演算パイプライン
２４ないし２７と同じであるが，内部に乗算パイプライ
ンと加減算パイプラインとをもったことにより，いずれ
か一方のパイプラインを選択的に使用，あるいは２つの
パイプラインを縦続的に結合して乗算と加減算の複合演
算を連続実行することを可能にしている。
２８，２９がそれぞれベクトルレジスタ（ＶＲ）２２，
２３に対してもつデータバスは，他の演算パイプライン
２４ないし２７と同じであるが，内部に乗算パイプライ
ンと加減算パイプラインとをもったことにより，いずれ
か一方のパイプラインを選択的に使用，あるいは２つの
パイプラインを縦続的に結合して乗算と加減算の複合演
算を連続実行することを可能にしている。
データバス３０，３１は，回帰演算を分割実行している
２つの乗算および加減算パイプライン（ＭＵＬＴＩ＆Ａ
ＤＤ）２８，２９で得られた各ステップの演算結果を，
ベクトルレジスタ（ＶＲ）２２，２３を介さずに直接転
送することにより，オーバヘッドを削減する働きをも
つ。
２つの乗算および加減算パイプライン（ＭＵＬＴＩ＆Ａ
ＤＤ）２８，２９で得られた各ステップの演算結果を，
ベクトルレジスタ（ＶＲ）２２，２３を介さずに直接転
送することにより，オーバヘッドを削減する働きをも
つ。
第１図に示されたベクトル処理装置において，回帰式演
算を行なう場合の制御動作の実施例を説明する。
算を行なう場合の制御動作の実施例を説明する。
ａをスカラデータ，Ａ，Ｂ，Ｄをベクトルデータとし，
またベクトルデータのエレメント番号ｉを０，１，２，
…，ｎとして，各ベクトルデータのエレメントをＡｉ，
Ｂｉ，Ｄｉで表わし，次の回帰式を処理するものとす
る。
またベクトルデータのエレメント番号ｉを０，１，２，
…，ｎとして，各ベクトルデータのエレメントをＡｉ，
Ｂｉ，Ｄｉで表わし，次の回帰式を処理するものとす
る。
ベクトル処理ユニット２０，２１には，連続するエレメ
ントを２個ずつ分配し，分割処理させるものとする。こ
のため予めベクトル処理ユニット２０のベクトルレジス
タ（ＶＲ）２２には，ｉ＝２ｊ，２ｊ＋１（ｊ＝０，
１，２，…，（ｎ−３）／２）のエレメント番号０，
１，４，５，８，９，…をもつエレメントＢ2j，
Ｂ2j+1，Ｄ2j，Ｄ2j+1を格納し，またベクトル処理ユニ
ット２１のベクトルレジスタ（ＶＲ）２３には，ｉ＝２
ｊ＋２，２ｊ＋３（ｊ＝０，１，２，…（ｎ−３）／
２）のエレメント番号２，３，６，７，１０，１１，…
をもつエレメントＢ2j+2，Ｂ2j+3，Ｄ2j+2，Ｄ2j+3を格
納する。
ントを２個ずつ分配し，分割処理させるものとする。こ
のため予めベクトル処理ユニット２０のベクトルレジス
タ（ＶＲ）２２には，ｉ＝２ｊ，２ｊ＋１（ｊ＝０，
１，２，…，（ｎ−３）／２）のエレメント番号０，
１，４，５，８，９，…をもつエレメントＢ2j，
Ｂ2j+1，Ｄ2j，Ｄ2j+1を格納し，またベクトル処理ユニ
ット２１のベクトルレジスタ（ＶＲ）２３には，ｉ＝２
ｊ＋２，２ｊ＋３（ｊ＝０，１，２，…（ｎ−３）／
２）のエレメント番号２，３，６，７，１０，１１，…
をもつエレメントＢ2j+2，Ｂ2j+3，Ｄ2j+2，Ｄ2j+3を格
納する。
第２図はこれに基づくベクトル処理装置の制御シーケン
スを示す図であり，以下の説明は，第２図と対応してい
る。
スを示す図であり，以下の説明は，第２図と対応してい
る。
ベクトル処理ユニット２０の乗算および加減算パイプラ
イン（ＭＵＬＴＩ＆ＡＤＤ）２８は，まずスカラデータ
ａを入力し，またベクトルレジスタ（ＶＲ）２２からエ
レメントＢ０，Ｄ０を読み出し入力して， Ａ０＝ａ×Ｂ０＋Ｄ０ を計算し，その結果Ａ０と続いてベクトルレジスタ（Ｖ
Ｒ）２２から読み出したエレメントＢ１，Ｄ１とを用い
て， Ａ１＝Ａ０×Ｂ１＋Ｄ１ を計算する。この結果Ａ１は，データバス３０を介して
ベクトル処理ユニット２１の乗算および加減算パイプラ
イン（ＭＵＬＴＩ＆ＡＤＤ）２９に直接転送される。
イン（ＭＵＬＴＩ＆ＡＤＤ）２８は，まずスカラデータ
ａを入力し，またベクトルレジスタ（ＶＲ）２２からエ
レメントＢ０，Ｄ０を読み出し入力して， Ａ０＝ａ×Ｂ０＋Ｄ０ を計算し，その結果Ａ０と続いてベクトルレジスタ（Ｖ
Ｒ）２２から読み出したエレメントＢ１，Ｄ１とを用い
て， Ａ１＝Ａ０×Ｂ１＋Ｄ１ を計算する。この結果Ａ１は，データバス３０を介して
ベクトル処理ユニット２１の乗算および加減算パイプラ
イン（ＭＵＬＴＩ＆ＡＤＤ）２９に直接転送される。
ＭＵＬＴＩ＆ＡＤＤ２９では，このＡ１と，ベクトルレ
ジスタ（ＶＲ）２３から読み出したエレメントＢ２，Ｄ
２とを用いて， Ａ２＝Ａ１×Ｂ２＋Ｄ２ を計算し，この結果Ａ２と続いてベクトルレジスタ（Ｖ
Ｒ）２３から読み出したエレメントＢ３，Ｄ３とを用い
て， Ａ３＝Ａ２×Ｂ３＋Ｄ３ を計算する。この結果Ａ３は，次のデータバス３１を介
してＭＵＬＴＩ＆ＡＤＤ２８に直接転送される。
ジスタ（ＶＲ）２３から読み出したエレメントＢ２，Ｄ
２とを用いて， Ａ２＝Ａ１×Ｂ２＋Ｄ２ を計算し，この結果Ａ２と続いてベクトルレジスタ（Ｖ
Ｒ）２３から読み出したエレメントＢ３，Ｄ３とを用い
て， Ａ３＝Ａ２×Ｂ３＋Ｄ３ を計算する。この結果Ａ３は，次のデータバス３１を介
してＭＵＬＴＩ＆ＡＤＤ２８に直接転送される。
このようにして，ＭＵＬＴＩ＆ＡＤＤ２８，２９間で計
算結果のエレメントを交換しながら，並行して順次のエ
レメントを計算してゆく。
算結果のエレメントを交換しながら，並行して順次のエ
レメントを計算してゆく。
なお上述した実施例では，各ベクトル処理ユニット２
０，２１に対して，連続する２個ずつのエレメントの処
理を割り当てていたが，他の任意の方法で割り当てを行
なうことも可能である。
０，２１に対して，連続する２個ずつのエレメントの処
理を割り当てていたが，他の任意の方法で割り当てを行
なうことも可能である。
またベクトル処理ユニットを３組あるいはそれ以上そな
えたベクトル処理装置を用いる場合には，３分割あるい
はそれ以上の分割数により並行処理することも可能であ
る。
えたベクトル処理装置を用いる場合には，３分割あるい
はそれ以上の分割数により並行処理することも可能であ
る。
第３図は，本発明の実施例による乗算および加減算パイ
プラインの構成を示す。図は，第１図における乗算およ
び加減算パイプライン（ＭＵＬＴＩ＆ＡＤＤ）２８とそ
の周辺を部分的に具体化して示したものである。
プラインの構成を示す。図は，第１図における乗算およ
び加減算パイプライン（ＭＵＬＴＩ＆ＡＤＤ）２８とそ
の周辺を部分的に具体化して示したものである。
乗算および加減算パイプライン（ＭＵＬＴＩ＆ＡＤＤ）
２８は，乗算パイプライン（ＭＵＬＴＩ）２８ａと加減
算パイプライン（ＡＤＤ）２８ｂとにより構成される。
２８は，乗算パイプライン（ＭＵＬＴＩ）２８ａと加減
算パイプライン（ＡＤＤ）２８ｂとにより構成される。
乗算パイプライン（ＭＵＬＴＩ）２８ａの入力，出力
は，ベクトルレジスタ（２２）に直接結合され，加減算
パイプライン（ＡＤＤ）２８ｂの入力，出力は，乗算パ
イプライン（ＭＵＬＴＩ）２８ａに内部接続されてい
る。したがって，見掛け上は１本のパイプラインと同じ
であり，ベクトルレジスタ（ＶＲ）２２との間のデータ
転送制御は，従来の演算パイプラインの場合と何ら変り
はない。
は，ベクトルレジスタ（２２）に直接結合され，加減算
パイプライン（ＡＤＤ）２８ｂの入力，出力は，乗算パ
イプライン（ＭＵＬＴＩ）２８ａに内部接続されてい
る。したがって，見掛け上は１本のパイプラインと同じ
であり，ベクトルレジスタ（ＶＲ）２２との間のデータ
転送制御は，従来の演算パイプラインの場合と何ら変り
はない。
第２図に示されている実施例と制御シーケンスの場合，
乗算パイプライン（ＭＵＬＴＩ）２８ａは， の各乗算を順次実行し，それぞれの乗算結果を，加減算
パイプライン（ＡＤＤ）２８ｂに入力する。
乗算パイプライン（ＭＵＬＴＩ）２８ａは， の各乗算を順次実行し，それぞれの乗算結果を，加減算
パイプライン（ＡＤＤ）２８ｂに入力する。
加減算パイプライン（ＡＤＤ）２８ｂは，それぞれの乗
算結果に同期させて， の各加算を順次実行し，結果のエレメントＡ０，Ａ１，
Ａ４，Ａ５，Ａ８，Ａ９，…，Ａ2j，Ａ2j+1，…を，ベ
クトルレジスタ（ＶＲ）２２に逐次格納する。
算結果に同期させて， の各加算を順次実行し，結果のエレメントＡ０，Ａ１，
Ａ４，Ａ５，Ａ８，Ａ９，…，Ａ2j，Ａ2j+1，…を，ベ
クトルレジスタ（ＶＲ）２２に逐次格納する。
このうちエレメントＡ０，Ａ４，Ａ８，…，Ａ2j，…
は，エレメントＡ１，Ａ５，Ａ９，…，Ａ2j+1，…を算
出するために乗算パイプライン（ＭＵＬＴＩ）２８ａに
再入力され，エレメントＡ１，Ａ５，Ａ９，…，
Ａ2j+1，…は，データバス３０を介して，他方のベクト
ル処理ユニット２１の乗算および加減算パイプライン
（ＭＵＬＴＩ＆ＡＤＤ）２９（第１図）へ転送される。
は，エレメントＡ１，Ａ５，Ａ９，…，Ａ2j+1，…を算
出するために乗算パイプライン（ＭＵＬＴＩ）２８ａに
再入力され，エレメントＡ１，Ａ５，Ａ９，…，
Ａ2j+1，…は，データバス３０を介して，他方のベクト
ル処理ユニット２１の乗算および加減算パイプライン
（ＭＵＬＴＩ＆ＡＤＤ）２９（第１図）へ転送される。
また乗算および加減算パイプライン（ＭＵＬＴＩ＆ＡＤ
Ｄ）２８がエレメントＡ４，Ａ８，…，Ａ2j，…を計算
するために必要とされるエレメントＡ３，Ａ７，…，Ａ
2j-1，…は，データバス３１を介して，他方のユニット
の乗算および加減算パイプライン（ＭＵＬＴＩ＆ＡＤ
Ｄ）２９から受け取るようにされる。
Ｄ）２８がエレメントＡ４，Ａ８，…，Ａ2j，…を計算
するために必要とされるエレメントＡ３，Ａ７，…，Ａ
2j-1，…は，データバス３１を介して，他方のユニット
の乗算および加減算パイプライン（ＭＵＬＴＩ＆ＡＤ
Ｄ）２９から受け取るようにされる。
第４図に，本発明の他の実施例によるベクトル処理装置
の構成を示す。この実施例は，特に乗算に時間がかかる
浮動小数点演算に有利な構成をもっており，乗算および
加減算パイプライン（ＭＵＬＴＩ＆ＡＤＤ）として，２
本の乗算パイプライン（ＭＵＬＴＩ）と１本の加減算パ
イプライン（ＡＤＤ）とを複合させ，乗算能力を２倍に
している。
の構成を示す。この実施例は，特に乗算に時間がかかる
浮動小数点演算に有利な構成をもっており，乗算および
加減算パイプライン（ＭＵＬＴＩ＆ＡＤＤ）として，２
本の乗算パイプライン（ＭＵＬＴＩ）と１本の加減算パ
イプライン（ＡＤＤ）とを複合させ，乗算能力を２倍に
している。
第４図において，３２，３３はそれぞれ独立したベクト
ルレジスタ（ＶＲ），３４，３５はそれぞれ異なるベク
トル処理ユニットに属する乗算および加減算パイプライ
ン（ＭＵＬＴＩ＆ＡＤＤ），３６，３７，３９，４０は
それぞれ乗算パイプライン（ＭＵＬＴＩ）３８，４１は
それぞれ加減算パイプライン（ＡＤＤ），４２，４３は
それぞれ乗算および加減算パイプライン（ＭＵＬＴＩ＆
ＡＤＤ）３４と３５間を結合するデータバス，４４ない
し４９はベクトルレジスタ（ＶＲ）との間のデータバス
である。
ルレジスタ（ＶＲ），３４，３５はそれぞれ異なるベク
トル処理ユニットに属する乗算および加減算パイプライ
ン（ＭＵＬＴＩ＆ＡＤＤ），３６，３７，３９，４０は
それぞれ乗算パイプライン（ＭＵＬＴＩ）３８，４１は
それぞれ加減算パイプライン（ＡＤＤ），４２，４３は
それぞれ乗算および加減算パイプライン（ＭＵＬＴＩ＆
ＡＤＤ）３４と３５間を結合するデータバス，４４ない
し４９はベクトルレジスタ（ＶＲ）との間のデータバス
である。
前述した回帰式演算の例の場合を説明すると，ベクトル
レジスタ（ＶＲ）３２には，エレメント番号２ｊ，２ｊ
＋１のベクトルデータを格納し，ベクトルレジスタ（Ｖ
Ｒ）３３にはエレメント番号２ｊ＋２，２ｊ＋３のベク
トルデータを格納する（ｊ＝０，一，１，…）。
レジスタ（ＶＲ）３２には，エレメント番号２ｊ，２ｊ
＋１のベクトルデータを格納し，ベクトルレジスタ（Ｖ
Ｒ）３３にはエレメント番号２ｊ＋２，２ｊ＋３のベク
トルデータを格納する（ｊ＝０，一，１，…）。
乗算および加減算パイプライン（ＭＵＬＴＩ＆ＡＤＤ）
３４，３５はそれぞれ対応するベクトルレジスタ（Ｖ
Ｒ）３２，３３のベクトルデータを並行して分割処理す
るが，さらに各パイプライン内で，２本の乗算パイプラ
イン（ＭＵＬＴＩ）と１本の加減算パイプライン（ＡＤ
Ｄ）とが内部のパスを利用して並行処理を行なう。
３４，３５はそれぞれ対応するベクトルレジスタ（Ｖ
Ｒ）３２，３３のベクトルデータを並行して分割処理す
るが，さらに各パイプライン内で，２本の乗算パイプラ
イン（ＭＵＬＴＩ）と１本の加減算パイプライン（ＡＤ
Ｄ）とが内部のパスを利用して並行処理を行なう。
たとえば乗算および加減算パイプライン（ＭＵＬＴＩ＆
ＡＤＤ）３４の場合，その中の一方の乗算パイプライン
（ＭＵＬＴＩ）３６は，他方の乗算および加減算パイプ
ライン（ＭＵＬＴＩ＆ＡＤＤ）３５からデータバス４３
を経て転送されたＡ2j-1とベクトルレジスタ（ＶＲ）３
２から読み出したＢ2jとを用いてＡ2j-1×Ｂ2jを実行
し，他方の乗算パイプライン（ＭＵＬＴＩ）３７は，加
減算パイプライン（ＡＤＤ）３８から出力される先行す
る複合演算Ａ2j＝Ａ2j-1×Ｂ2j＋Ｄ2jの結果とベクトル
レジスタ（ＶＲ）３２から読み出したＢ2j+1とを用いて
Ａ2j×Ｂ2j+1を実行する。そして加算パイプライン（Ａ
ＤＤ）３８は，各乗算結果とベクトルレジスタ（ＶＲ）
３２から読み出したＤ2j，Ｄ2j+1とを用いて，順次 Ａ2j＝（Ａ2j-1×Ｂ2j）＋Ｄ2j Ａ2j+1＝（Ａ2j×Ｂ2j+1）＋Ｄ2j+1 の演算を実行する。前述したように，Ａ2jは乗算パイプ
ライン（ＭＵＬＴＩ）３７へ転送され，またＡ2j+1は他
方の乗算および加減算パイプライン（ＭＵＬＴＩ＆ＡＤ
Ｄ）３５へ，データバス４２を経て転送される。
ＡＤＤ）３４の場合，その中の一方の乗算パイプライン
（ＭＵＬＴＩ）３６は，他方の乗算および加減算パイプ
ライン（ＭＵＬＴＩ＆ＡＤＤ）３５からデータバス４３
を経て転送されたＡ2j-1とベクトルレジスタ（ＶＲ）３
２から読み出したＢ2jとを用いてＡ2j-1×Ｂ2jを実行
し，他方の乗算パイプライン（ＭＵＬＴＩ）３７は，加
減算パイプライン（ＡＤＤ）３８から出力される先行す
る複合演算Ａ2j＝Ａ2j-1×Ｂ2j＋Ｄ2jの結果とベクトル
レジスタ（ＶＲ）３２から読み出したＢ2j+1とを用いて
Ａ2j×Ｂ2j+1を実行する。そして加算パイプライン（Ａ
ＤＤ）３８は，各乗算結果とベクトルレジスタ（ＶＲ）
３２から読み出したＤ2j，Ｄ2j+1とを用いて，順次 Ａ2j＝（Ａ2j-1×Ｂ2j）＋Ｄ2j Ａ2j+1＝（Ａ2j×Ｂ2j+1）＋Ｄ2j+1 の演算を実行する。前述したように，Ａ2jは乗算パイプ
ライン（ＭＵＬＴＩ）３７へ転送され，またＡ2j+1は他
方の乗算および加減算パイプライン（ＭＵＬＴＩ＆ＡＤ
Ｄ）３５へ，データバス４２を経て転送される。
第５図は，第４図における乗算および加減算パイプライ
ン（ＭＵＬＴＩ＆ＡＤＤ）３４の詳細回路図である。
ン（ＭＵＬＴＩ＆ＡＤＤ）３４の詳細回路図である。
各パイプライン３６ないし３８は，高速の浮動小数点乗
算あるいは加減算回路で構成されている。図中のＣＳＡ
はキャリ・セイブ・アダーを表わし，ＣＰＡはキャリ・
プロパゲーション・アダーを表わす。
算あるいは加減算回路で構成されている。図中のＣＳＡ
はキャリ・セイブ・アダーを表わし，ＣＰＡはキャリ・
プロパゲーション・アダーを表わす。
また５０ないし５７は各パイプライン３６，３７，３８
間でのデータ転送を可能にする内部パスを表わしてい
る。
間でのデータ転送を可能にする内部パスを表わしてい
る。
本発明によれば，乗算，加減算，乗算および加減算複合
演算を１本の演算パイプラインで実行できるため，ベク
トルレジスタとの間のデータバスやデータ供給制御の変
更負担がなく，また複数組のベクトル処理ユニットによ
り１つの演算を分割処理する場合に，各ユニット間での
データ転送を専用のデータバスを用いて行なうことがで
きるので，従来のベクトル処理装置にくらべて，オーバ
ヘッドが少なく，高速処理が可能となる。
演算を１本の演算パイプラインで実行できるため，ベク
トルレジスタとの間のデータバスやデータ供給制御の変
更負担がなく，また複数組のベクトル処理ユニットによ
り１つの演算を分割処理する場合に，各ユニット間での
データ転送を専用のデータバスを用いて行なうことがで
きるので，従来のベクトル処理装置にくらべて，オーバ
ヘッドが少なく，高速処理が可能となる。
第１図は本発明の原理説明図，第２図は本発明実施例の
制御シーケンス説明図，第３図は本発明実施例による乗
算および加減算パイプラインの構成図，第４図は本発明
の他の実施例によるベクトル処理装置の構成図，第５図
は第４図に示す実施例装置におけるＡＤＤ＆ＭＵＬＴＩ
パイプラインの詳細回路図，第６図は従来のベクトル処
理装置の構成図である。 第１図中， ２０，２１はベクトル処理ユニット， ２２，２３はベクトルレジスタ（ＶＲ）， ２８，２９は乗算および加減算パイプライン（ＭＵＬＴ
Ｉ＆ＡＤＤ）、 ３０，３１はデータバス。
制御シーケンス説明図，第３図は本発明実施例による乗
算および加減算パイプラインの構成図，第４図は本発明
の他の実施例によるベクトル処理装置の構成図，第５図
は第４図に示す実施例装置におけるＡＤＤ＆ＭＵＬＴＩ
パイプラインの詳細回路図，第６図は従来のベクトル処
理装置の構成図である。 第１図中， ２０，２１はベクトル処理ユニット， ２２，２３はベクトルレジスタ（ＶＲ）， ２８，２９は乗算および加減算パイプライン（ＭＵＬＴ
Ｉ＆ＡＤＤ）、 ３０，３１はデータバス。
Claims (1)
- 【請求項１】複数のベクトルデータのエレメントを同時
にアクセス可能にするベクトルレジスタと，独立に動作
可能な複数の演算パイプラインの１つとして乗算および
加減算複合演算機能をもつ乗算および加減算パイプライ
ン(28，29)とをそなえたベクトル処理ユニット(20，21)
を複数組有するベクトル処理装置において， 各ベクトル処理ユニット(20，21)の乗算および加減算パ
イプライン(28，29)間をそれぞれ専用のデータバス(3
0，31)で結合することで回帰式演算処理を可能としたこ
とを特徴とするベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26566787A JPH0658671B2 (ja) | 1987-10-21 | 1987-10-21 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26566787A JPH0658671B2 (ja) | 1987-10-21 | 1987-10-21 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01108676A JPH01108676A (ja) | 1989-04-25 |
| JPH0658671B2 true JPH0658671B2 (ja) | 1994-08-03 |
Family
ID=17420314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26566787A Expired - Lifetime JPH0658671B2 (ja) | 1987-10-21 | 1987-10-21 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658671B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5170021B2 (ja) * | 2009-07-15 | 2013-03-27 | エヌイーシーコンピュータテクノ株式会社 | ベクトル演算装置およびベクトル演算方法 |
-
1987
- 1987-10-21 JP JP26566787A patent/JPH0658671B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01108676A (ja) | 1989-04-25 |
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