JP2507473B2 - 処理装置 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 複数のデータレジスタと複数の演算処理機能部とを備
え、これら複数のデータレジスタと演算処理機能部との
間でデータの転送を行いながらそれぞれの演算処理機能
部で所要のデータ処理を並列に実行するよう構成された
処理装置に関し、 各種の処理に適応することができる汎用性の高い処理
装置を得ることを目的とし、 複数のデータレジスタと複数の演算処理機能部とを備
え、これら複数のデータレジスタと演算処理機能部との
間でデータの転送を行いながらそれぞれの演算処理機能
部で所要のデータ処理を並列に実行する処理装置におい
て、前記複数の演算処理機能部を汎用のデータ処理に用
いる汎用機能部と特定のデータ処理に用いる専用機能部
とにより構成するとともに、前記各データレジスタのそ
れぞれを双方向シフト可能なシフトレジスタによって構
成し、前記全てのデータレジスタと全ての汎用機能部と
の間を汎用データバスを介して接続し得るように構成す
るとともに、前記データレジスタ中の特定のデータレジ
スタと全ての専用機能部との間を専用データバスを介し
て接続し得るように構成した。

〔産業上の利用分野〕

複数のデータレジスタと複数の演算処理機能部とを備
え、これら複数のデータレジスタと演算処理機能部との
間でデータの転送を行いながらそれぞれの演算処理機能
部で所要のデータ処理を並列に実行するよう構成された
処理装置に関する。

〔従来の技術〕

パイプラインプロセッサ等の並列データ処理を行うプ
ロセッサの演算処理装置は複数のデータレジスタと複数
の演算処理機能部とを備えており、これら複数のデータ
レジスタと演算処理機能部との間でデータの転送を行い
ながらそれぞれの演算処理機能部で所要のデータ処理を
並列に実行しているが、従来、このような演算処理装置
におけるデータレジスタと演算処理機能部との間のデー
タの転送は、処理の流れに沿って特定のデータレジスタ
と特定の演算処理機能部とを専用の配線によりハードウ
ェア的に固定して結んでいた。

すなわち、従来のこの種処理装置について４つのデー
タレジスタ31₁〜31₄と４つの演算処理機能部32₁〜32₄と
を備える演算処理装置の一例を示す第３図を参照して説
明すると、各データレジスタ31₁〜31₄のデータ出力端は
それぞれ特定の配線33〜39を用いて特定の演算処理機能
部32₁〜32₄のデータ入力端に接続され、また各演算処理
機能部32₁〜32₄のデータ出力端は特定の配線40〜43を用
いて特定のデータレジスタ31₁〜31₄のデータ入力端に接
続され、各データレジスタに保持されたデータおよび各
演算処理機能部で得られた処理データは予め定めた配線
によって特定の演算処理機能部および特定のデータレジ
スタへ転送し得るように構成していた。

〔発明が解決しようとする問題点〕

上述したように、従来においては各データレジスタと
各演算処理機能部との間をデータ処理の流れに沿って専
用の配線により固定的に接続していたため、演算処理の
変更・追加に対する自由度がなく、演算処理の変更・追
加に対してデータレジスタと演算処理機能部間の最適な
データ流を実現することが困難であった。

また、個別に配線を用いて接続しているため、データ
レジスタあるいは演算機能部の増加に伴ってその配線数
とこれを制御するための制御信号数とが増え、各演算処
理機能部の高い並列動作の実現が困難になるとともに、
汎用性を欠くために高集積化VLSIの実現にも適さなかっ
た。

さらに、配線が固定的であるために特定のデータレジ
スタに対して特定のデータしか保持することができず、
データ処理のために多数のオペランドを必要とするよう
な場合には外部レジスタを利用しなければならず、デー
タ読出し等の処理ロスも発生し易く、データ処理の高速
化を図ることが困難であった。

本発明は、各種の処理に適応することができる汎用性
の高い処理装置を得ることを目的とするものである。

〔問題点を解決するための手段〕

第１図にその原理を示すように、複数のデータレジス
タ1₁〜1_iと複数の演算処理機能部2₁〜2_j,3₁〜3_nとを備
え、これら複数のデータレジスタと演算処理機能部との
間でデータの転送を行いながらそれぞれの演算処理機能
部で所要のデータ処理を並列に実行する処理装置におい
て、前記複数の演算処理機能部を汎用のデータ処理に用
いる汎用機能部2₁〜2_jと特定のデータ処理に用いる専用
機能部3₁〜3_nとにより構成し、さらに前記各データレジ
スタ1₁〜1_iのそれぞれを双方向シフト可能なシフトレジ
スタによって構成し、前記全てのデータレジスタ1₁〜1_i
と全ての汎用機能部2₁〜2_jとの間を汎用データバス６を
介して接続し得るように構成するとともに、前記データ
レジスタ1₁〜1_i中の特定のデータレジスタと全ての専用
機能部3₁〜3_nとの間を専用データバス７を介して接続し
得るように構成した。

なお、上述の専用機能部としては、例えば加減乗除の
四則演算回路等が、また汎用機能部としてはそれ以外の
例えばAND,OR,比較，論理判断等の論理演算回路等が選
ばれるが、どの演算処理機能部を専用機能部あるいは汎
用機能部として選定するかは、システムの設計仕様等に
従って決定される。

〔作用〕

データレジスタ1₁〜1_iに保持された各データを汎用機
能部2₁〜2_jに転送する場合、各データは制御信号による
制御の下、汎用データバス６を通じて目的とする汎用機
能部2₁〜2_jに選択的に転送される。

また、データレジスタ1₁〜1_i中の予め定めた特定のレ
ジスタ、例えばデータレジスタ1₂に保持されたデータを
専用機能部3₁〜3_nに転送する場合、この特定のデータレ
ジスタ1₂のデータは制御信号による制御の下、専用デー
タバス７を通じて目的とする専用機能部3₁〜3_nに選択的
に転送される。

このため、データレジスタ1₁〜1_iの保持している各デ
ータを汎用データバス６と専用データバス７を通じて任
意の汎用機能部2₁〜2_jあるいは専用機能部3₁〜3_nに転送
できるようになり、処理すべき入力データをデータ処理
の流れに沿って転送できる。

さらに、各データレジスタ1₁〜1_iに保持されたそれぞ
れのデータは、それぞれのデータレジスタを構成するシ
フトレジスタ4₁〜4_k間で双方向にシフトすることができ
るので、個々のデータレジスタ内においてオペランドの
入換操作が容易であり、また処理のための多数のデータ
を格納することができる。

〔実施例〕

第２図は本発明の１実施例であって、この例のものは
オペランドが２つ存在する最も一般的な２アドレス方式
の処理命令に対処するため、汎用データバスを２つのバ
ス6₁，6₂により構成するとともに、専用データバスも２
つのバス7₁,7₂により構成したものである。

また、４つのデータレジスタ1₁〜1₄はそれぞれ４個の
レジスタ4₁〜4₄を用い、この４個のレジスタ4₁〜4₄を循
環バス５によりループ状に縦続接続し、保持したデータ
を双方向にシフト可能としたシフトレジスタとして構成
している。

汎用データバス6₁と6₂は全てのデータレジスタ1₁〜1₄
の各レジスタ4₁〜4₄にそれぞれ接続され、また専用デー
タバス7₁はデータレジスタ1₁のレジスタ4₁とデータレジ
スタ1₃のレジスタ4₁に接続されている。さらに、他方の
専用データバス7₂はデータレジスタ1₂のレジスタ4₁とデ
ータレジスタ1₄のレジスタ4₁に接続されており、従っ
て、汎用機能部2₁,2₂に対しては全データレジスタ1₁〜1
₄のすべてのレジスタからデータを転送可能に構成され
ているとともに、専用機能部3₁,3₂に対しては特定のレ
ジスタのみからデータを転送できるよう構成されてい
る。

２つのオペランドに対応する入力データA,Bがそれぞ
れデータレジスタ1₁のレジスタ4₁とデータレジスタ1₂の
レジスタ4₁に与えられると、図示を略した演算制御部か
ら処理命令に従った制御信号が発生し、データ処理が開
始される。

例えば、上記データレジスタ1₁のレジスタ4₁に保持さ
れた入力データＡとデータレジスタ1=2のレジスタ4₁に
保持された入力データＢとを専用機能部3₁において加算
処理し、その結果をデータレジスタ1₄のレジスタ4₁に格
納する場合、制御信号による制御の下に、データレジス
タ1₁のレジスタ4₁と専用機能部3₁の専用データバス7₁の
ゲートが開かれ、データレジスタ1₁のレジスタ4₁に保持
された入力データＡが専用データバス7₁を通じて専用機
能部3₁に転送される。

同時に、データレジスタ1₂のレジスタ4₁のゲートと専
用機能部3₁の専用バス7₂のゲートが開かれ、データレジ
スタ1₂のレジスタ4₁に保持された入力データＢが専用デ
ータ7₂を通じて専用機能部3₁に転送される。そして、こ
の２つのデータA,Bを読み込んだ専用機能部3₁はデータ
A,Bの加算を行った後、その処理結果E₁をデータレジス
タ1₄に格納する。

さらに、上記のようにしてデータレジスタ1₄のレジス
タ4₁に格納されたデータA,Bの加算結果を、例えばデー
タレジスタ1₃のレジスタ4₁に保持されている他のデータ
Ｃと汎用機能部2₁において大小比較し、その比較結果を
データレジスタ1₄のレジスタ4₁に格納して出力データＤ
として外部へ出力する場合を例にとって述べれば、デー
タレジスタ1₄のレジスタ4₁と汎用機能部2₁の汎用データ
バス6₁（または6₂）のゲートが開かれ、データレジスタ
1₄のレジスタ4₁に保持されているデータA,Bの加算結果
が汎用データバス6₁（または6₂）を通じて汎用機能部2₁
に転送される。同時に、データレジスタ1₃のレジスタ4₁
と汎用機能部2₁の汎用データバス6₂（または6₁）のゲー
トが開かれ、データレジスタ1₃のレジスタ4₁に保持され
ているデータＣが汎用データバス6₂（または6₁）を通じ
て汎用機能部2₁に転送される。

そして、汎用機能部2₁は転送されてきたデータA,Bの
加算結果とデータＣとの大小の比較演算を行った後、そ
の処理結果G₁をデータレジスタ1₄のレジスタ4₁に送り、
所要の出力データＤとして外部へ出力する。

上記の例で明らかなように、本発明の場合、各データ
レジスタ1₁〜1₄から全ての汎用機能部2₁〜2₄に対してデ
ータを自由に転送できるとともに、特定のデータレジス
タから全ての専用機能部3₁〜3₄に対してデータを自由に
転送できるので、各汎用機能部2₁,2₂および各専用機能
部3₁,3₂を自在に並列動作させることができる。

並列動作を行う場合、そのデータ処理の内容によって
は各データレジスタに保持されたオペランド（データ）
の単純な入換え操作を必要とすることがあるが、この場
合には各データレジスタを構成する双方向シフト可能な
シフトレジスタ群4₁〜4₄を用いてこれを行うことができ
る。また、多数のオペランドデータを必要とする場合に
は、データをシフトすることにより各レジスタ4₁〜4₄に
順次保持することができる。

〔発明の効果〕

本発明によれば、演算処理の変更・追加に対する自由
度が高くなり、演算処理の内容に応じたデータレジスタ
と演算処理機能部間の最適なデータ流を実現でき、最適
なデータ加工処理と、各機能部の高い並列機能動作を実
現することができる。

さらに、回路全体がパターン化、単純化されるので、
高集積化を図ることが可能となり、汎用性も高くなるの
で、高集積化VLSIとして実現することができる。

【図面の簡単な説明】

第１図は本発明の原理を示す図、 第２図は本発明の１実施例の構成を示す図、 第３図は従来例を示す図である。 1₁〜1_iはデータレジスタ、2₁〜2_jは汎用機能部、3₁〜3_n
は専用機能部、4₁〜4_kはレジスタ、５は循環バス、６は
汎用データバス、７は専用データバスである。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数のデータレジスタ（1₁〜1_i）と複数の
   演算処理機能部（2₁〜2_j,3₁〜3_n）とを備え、これら複
   数のデータレジスタと演算処理機能部との間でデータの
   転送を行いながらそれぞれの演算処理機能部で所要のデ
   ータ処理を並列に実行する処理装置において、 前記複数の演算処理機能部を汎用のデータ処理に用いる
   汎用機能部（2₁〜2_j）と特定のデータ処理に用いる専用
   機能部（3₁〜3_n）とにより構成するとともに、前記各デ
   ータレジスタ（1₁〜1_i）のそれぞれを双方向シフト可能
   なシフトレジスタによって構成し、 前記全てのデータレジスタ（1₁〜1_i）と全ての汎用機能
   部（2₁〜2_j）との間を汎用データバス（６）を介して接
   続し得るように構成するとともに、前記データレジスタ
   （1₁〜1_i）中の特定のデータレジスタと全ての専用機能
   部（3₁〜3_n）との間を専用データバス（７）を介して接
   続し得るように構成したことを特徴とする処理装置。