JPS6049438A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS6049438A JPS6049438A JP58158684A JP15868483A JPS6049438A JP S6049438 A JPS6049438 A JP S6049438A JP 58158684 A JP58158684 A JP 58158684A JP 15868483 A JP15868483 A JP 15868483A JP S6049438 A JPS6049438 A JP S6049438A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、２オペランド型式または３オペランド型式
で動作する中央処理装置（以下ＣＰＵと称Ｔ）内のレジ
スタ群を形成するメモリ装置に関するものである。
で動作する中央処理装置（以下ＣＰＵと称Ｔ）内のレジ
スタ群を形成するメモリ装置に関するものである。
従来例の構成とそのｒＩＩＪＭ点
従来よシ２オペランド型式または３オペランド型式で動
作り−るＣＰＵでは、レジスタ群の構成として２ボ一ト
ＲＡＭが一般に用いられる。例えは、第１図に示すよう
に読み書きができるＡボートｌａ、読み出し専用のＢボ
ートｌｂの２ボ一トＲＡＭ ２の構成になっておシ、読
み出しタイミングで２ボー） ＲＡＩシ２よりＡバス３
ａ 、 Ｂバス３ｂに出力され７ζテータハ算術論理
演算装置（以下ＡＬＵと称−１−）ＡＬＵ ４に収シ込
ま扛、書き込みタイミングで演算Ｍ来がＡバス３ａにの
シ２ボートＩ＜ＡＭ ２に沓き込葦れるという機構であ
る。
作り−るＣＰＵでは、レジスタ群の構成として２ボ一ト
ＲＡＭが一般に用いられる。例えは、第１図に示すよう
に読み書きができるＡボートｌａ、読み出し専用のＢボ
ートｌｂの２ボ一トＲＡＭ ２の構成になっておシ、読
み出しタイミングで２ボー） ＲＡＩシ２よりＡバス３
ａ 、 Ｂバス３ｂに出力され７ζテータハ算術論理
演算装置（以下ＡＬＵと称−１−）ＡＬＵ ４に収シ込
ま扛、書き込みタイミングで演算Ｍ来がＡバス３ａにの
シ２ボートＩ＜ＡＭ ２に沓き込葦れるという機構であ
る。
第１図における２ポー） ＲＡＩ（２の記ｔは素子の構
成例を第２図を用いて説明する０２ボー） ＲＡＭ ２
の記憶素子ｍは、読み出しのタイミングの場合、セレク
ト信号ＳＬＡ 、 ＳＬＢによって選択された記憶素子
ｍの内容力５データ線ＲＤＡ 、 ＲＤＢ工に出力され
、書き込みタイミングの場合、セレクト信号ＳＬＷによ
って選択された記憶素子ｍにデータ線ＷＤＡの内容が書
き込まれる構造である。Ｇは記憶素子ｍのゲート、ａは
リフレッシュ用の反転層＠器である。
成例を第２図を用いて説明する０２ボー） ＲＡＭ ２
の記憶素子ｍは、読み出しのタイミングの場合、セレク
ト信号ＳＬＡ 、 ＳＬＢによって選択された記憶素子
ｍの内容力５データ線ＲＤＡ 、 ＲＤＢ工に出力され
、書き込みタイミングの場合、セレクト信号ＳＬＷによ
って選択された記憶素子ｍにデータ線ＷＤＡの内容が書
き込まれる構造である。Ｇは記憶素子ｍのゲート、ａは
リフレッシュ用の反転層＠器である。
ところが、第３図に示すように高速処理のためＬｙ シ
スｐに対する演算とＣＰＵ ６の外部アクセスを並列に
行うような場合、３つのポート’（１８１１ｂｌＡＤＨ
）をもった３ボー） ＲＡＭ ５の構造にしなければ、
内部レジスタの内容をＡＬＵ ４の処理とは独立に読み
出すことは不可能である。
スｐに対する演算とＣＰＵ ６の外部アクセスを並列に
行うような場合、３つのポート’（１８１１ｂｌＡＤＨ
）をもった３ボー） ＲＡＭ ５の構造にしなければ、
内部レジスタの内容をＡＬＵ ４の処理とは独立に読み
出すことは不可能である。
レジスタの容量が小さい場合は、第４図に示すように記
憶菓子ｍの構造を変えないで直接ドライバ７によって記
憶菓子ｍの内容をドライブすることが容易に実現できる
が、レジスタの容量が大きい場合には、配線によるハー
ドウェアの量が多くなり過ぎるという問題点がある。
憶菓子ｍの構造を変えないで直接ドライバ７によって記
憶菓子ｍの内容をドライブすることが容易に実現できる
が、レジスタの容量が大きい場合には、配線によるハー
ドウェアの量が多くなり過ぎるという問題点がある。
発明の目的
この発明は、上記従来の問題点を解消するもので、２
＃ ヘ９ ）ド型式またｔｉ３オペランドｆｆ式テｊｔ
ｌするｃＰＵ内でＡＬＵの動作とは独立にレジスタの内
容を読み出す必要が発生した場合、ＲＡＭの記憶素子に
ハードウェアを付加することなく外部に少しのハードウ
ェアを付加することによ、！２ ＡＬＵの動作とは独立
にレジスタの内容を読み出せるメモリ装置を提供するこ
とを目的とする。
＃ ヘ９ ）ド型式またｔｉ３オペランドｆｆ式テｊｔ
ｌするｃＰＵ内でＡＬＵの動作とは独立にレジスタの内
容を読み出す必要が発生した場合、ＲＡＭの記憶素子に
ハードウェアを付加することなく外部に少しのハードウ
ェアを付加することによ、！２ ＡＬＵの動作とは独立
にレジスタの内容を読み出せるメモリ装置を提供するこ
とを目的とする。
発明の構成
この発明のメモリ装置は、１つまたは２つのアドレスマ
ルチブレフサと、２つのアドレスデコーダと、読み書き
ボートおよび読み出し専用ボートをもつ２ポ一トＲＡＭ
と、データラッテ回路を備えたものである。すなわち、
この第１の発明のメモリ装置は、 ■ 第】のセレクト信号によって選択８ｎた記憶菓子に
対して、対応する第１のデータ信号線を介して読み誉き
ができ、第２または第３のセレクト信号によって選択さ
れた記憶素子に対して対応する１ｇ２のデータ信号線を
介して読み出しができる２ボート〜Ｗと、 ■ 第１のタイミングでは第１のアドレス信号を入力し
て前記２ポーｈ ＲＡＭ内の記憶素子に対して前記第］
のセレクト信号を出力し、第２のタイミングでｒＩ′ｉ
前記第１のタイミングにおいて入力した第１のアドレス
信号？保持して、その第１のタイミングにおいて前記第
１および第２のデータ信号ａｋ介して読み出されｆｃ２
つのデータの演算結果を格納きせる第１のアドレスデコ
ーダと、■ 前記第１のタイミングでは第２のアドレス
信号と入力して前記２ボート拵ｙ内の記憶素子に対して
前記第２のセレクト信号勿呂力し、前記第２のタイミン
グでは前記、第１お−よ、・び第２；のアドレス信号と
は独立な第３のアドレス信号を入力して前記第２のデー
タ信号線へ読み出しする第２のアドレスデコーダと、 ■ 前ｈＣ第２のアドレスデコーダに対して前記第１の
タイミングでは前記第２のアドレス信号を出力し、前記
第２のタイミングでは前記第３のアドレス信号を呂カす
るアドレスマルチプレクサと、■ 前記第２のタイミン
グで前記第２のデータ信号線に読み出されたデータをラ
ッテするデータラッチ回路 を備えたものである。
ルチブレフサと、２つのアドレスデコーダと、読み書き
ボートおよび読み出し専用ボートをもつ２ポ一トＲＡＭ
と、データラッテ回路を備えたものである。すなわち、
この第１の発明のメモリ装置は、 ■ 第】のセレクト信号によって選択８ｎた記憶菓子に
対して、対応する第１のデータ信号線を介して読み誉き
ができ、第２または第３のセレクト信号によって選択さ
れた記憶素子に対して対応する１ｇ２のデータ信号線を
介して読み出しができる２ボート〜Ｗと、 ■ 第１のタイミングでは第１のアドレス信号を入力し
て前記２ポーｈ ＲＡＭ内の記憶素子に対して前記第］
のセレクト信号を出力し、第２のタイミングでｒＩ′ｉ
前記第１のタイミングにおいて入力した第１のアドレス
信号？保持して、その第１のタイミングにおいて前記第
１および第２のデータ信号ａｋ介して読み出されｆｃ２
つのデータの演算結果を格納きせる第１のアドレスデコ
ーダと、■ 前記第１のタイミングでは第２のアドレス
信号と入力して前記２ボート拵ｙ内の記憶素子に対して
前記第２のセレクト信号勿呂力し、前記第２のタイミン
グでは前記、第１お−よ、・び第２；のアドレス信号と
は独立な第３のアドレス信号を入力して前記第２のデー
タ信号線へ読み出しする第２のアドレスデコーダと、 ■ 前ｈＣ第２のアドレスデコーダに対して前記第１の
タイミングでは前記第２のアドレス信号を出力し、前記
第２のタイミングでは前記第３のアドレス信号を呂カす
るアドレスマルチプレクサと、■ 前記第２のタイミン
グで前記第２のデータ信号線に読み出されたデータをラ
ッテするデータラッチ回路 を備えたものである。
また、この第２の発明のメモリ装置は、上記第１の発明
の構成［Ｆ］において、２ボー） ＲＡＭが第１または
第４のセレクト信号によって読み書きができるようにな
っているとともに、構成■に代えてば 第１のタイミン
グでは第１のアドレス信号を入力して前記２ボ一トＲＡ
Ｍ内の記憶素子に対しｒ荊紀ｚ］ のセレクト信号を出
力し、第２のタイミングでは前記第１．第２および第３
のアドレス信号とけ独立な第４のアドレス信号を人力し
て前記２ ホー トＲＡＭ内の記憶素子に対して前記第
４のセレクト信号を出力する第１のアドレスデコーダを
備えるとともに、第１の発明の構成にカ日えて■′ 前
記第Ｊのアドレスデコーダに対して前記第１のタイミン
グでは前記第１のアドレス信号を出力し、前記第２のタ
イミングでは前記第４のアドレス信号を出力する第１の
アドレスマルチプレクサ を備えたものである。この第２の発明においては、上記
構成■の第２アドレスデコーダに対応するアドレスマル
チプレクサを第２のアドレスマルチプレクサと呼ぶ。
の構成［Ｆ］において、２ボー） ＲＡＭが第１または
第４のセレクト信号によって読み書きができるようにな
っているとともに、構成■に代えてば 第１のタイミン
グでは第１のアドレス信号を入力して前記２ボ一トＲＡ
Ｍ内の記憶素子に対しｒ荊紀ｚ］ のセレクト信号を出
力し、第２のタイミングでは前記第１．第２および第３
のアドレス信号とけ独立な第４のアドレス信号を人力し
て前記２ ホー トＲＡＭ内の記憶素子に対して前記第
４のセレクト信号を出力する第１のアドレスデコーダを
備えるとともに、第１の発明の構成にカ日えて■′ 前
記第Ｊのアドレスデコーダに対して前記第１のタイミン
グでは前記第１のアドレス信号を出力し、前記第２のタ
イミングでは前記第４のアドレス信号を出力する第１の
アドレスマルチプレクサ を備えたものである。この第２の発明においては、上記
構成■の第２アドレスデコーダに対応するアドレスマル
チプレクサを第２のアドレスマルチプレクサと呼ぶ。
以上のように、２ボ一トＲＡＭの読み出し専用ボートを
時分割で使用するので、少ない・・−ドウエア（５ツチ
回路）の追加でＡＬＵの動作とは独立なレジスタの読み
出し要求に応えることのてきるのである。
時分割で使用するので、少ない・・−ドウエア（５ツチ
回路）の追加でＡＬＵの動作とは独立なレジスタの読み
出し要求に応えることのてきるのである。
実施例の説明
以下、この第ｊの発明の一実施例を第５図および第６図
を参照して説明する。
を参照して説明する。
第５図は２オペランド型式で動作するメモリ装置のブロ
ック図である。図において、２は２ボー） ＲＡＢｉで
第１．第２のデータ信号線であるＡバス３ａ、Ｂバス３
ｂとデータのややと９を行う。８ａ。
ック図である。図において、２は２ボー） ＲＡＢｉで
第１．第２のデータ信号線であるＡバス３ａ、Ｂバス３
ｂとデータのややと９を行う。８ａ。
８ｂはアドレス信号を入力し２ポー） ＲＡＭ ２にセ
レクト信号を出力する第１．第２のアドレスデコーダ、
９は２種類のアドレス信号を入力し択一的に第２のアド
レスデコーダ８ｂに出カブ−るアドレスマルチプレクサ
、】０は２ボ一トＲＡＭ ２の読み出１．専用ポー）１
ｂのデータをＢバス：（ｂに出力するか、データラッチ
回路ｊ１に出力すべきかを選択するセレクタ回路、］１
はセレクタ回路１０からの出力をランチするデータラッ
チ回路である。
レクト信号を出力する第１．第２のアドレスデコーダ、
９は２種類のアドレス信号を入力し択一的に第２のアド
レスデコーダ８ｂに出カブ−るアドレスマルチプレクサ
、】０は２ボ一トＲＡＭ ２の読み出１．専用ポー）１
ｂのデータをＢバス：（ｂに出力するか、データラッチ
回路ｊ１に出力すべきかを選択するセレクタ回路、］１
はセレクタ回路１０からの出力をランチするデータラッ
チ回路である。
以上のように構成された本実施例のメモリ装置について
、以下バスとのデータのやｐとり、データラッチ回路へ
の出力の動作について、２オペランド型式で動作り′る
場合全第６図を用いて説明する。
、以下バスとのデータのやｐとり、データラッチ回路へ
の出力の動作について、２オペランド型式で動作り′る
場合全第６図を用いて説明する。
第６図は本実施例におけるタイミング図である。
（イはマシンサイクルで、ＴＲけ２ボ一トＲＡＭ ２の
読み出しタイミング、Ｃは読み出しタイミングＴＲで読
み出された２つのオペランドに対するＡＬＵ■演算タイ
ミング、Ｔｗは演算タイミングＣで行っｆｃ演算結、！
１２ボートシｗ２に書き込むタイミング、Ｘｔｉ次（０
７Ｆ し、ｚ、信号決定などのためのタイミングを表わ
す。
読み出しタイミング、Ｃは読み出しタイミングＴＲで読
み出された２つのオペランドに対するＡＬＵ■演算タイ
ミング、Ｔｗは演算タイミングＣで行っｆｃ演算結、！
１２ボートシｗ２に書き込むタイミング、Ｘｔｉ次（０
７Ｆ し、ｚ、信号決定などのためのタイミングを表わ
す。
（Ｉｌｆｆｌは第１のアドレスデコ〜ター８ａ、Ｊ：逆
出カされる第１のセレクト信号のタイミング図で、ＡＡ
ｎおよびＡＡｎ＋、は前記マシンサイクル（イ）のめる
タイミングでの第１のセレクト信号を表わす。
出カされる第１のセレクト信号のタイミング図で、ＡＡ
ｎおよびＡＡｎ＋、は前記マシンサイクル（イ）のめる
タイミングでの第１のセレクト信号を表わす。
Ｃうは第２のアドレスデコーダ８ｂより出力される第２
のセレクト信号のタイミング図でアク、ＡＢｎおよびＡ
Ｂｎ＋□は前記マシンサイクル（イ）の読み出しタイミ
ングＴＲでＢバス３ｂに出力されるデータの第２のセレ
クト信号を表わし、ＡＣｎおよびＡＢｎ十、はマシンサ
イクル（イ）の書き込みタイミングＴｗでデータランチ
回路１１へ出力されるデータの第３のセレクト信号を表
わす口 （→は２ボー） ＲＡＭ ２とＡバス３ａとの間で入出
力されるデータのタイミング図であシ、（ＡＡ、）Ｒお
よヒ（ＡＡｎ＋、）Ｒはマシンサイクル（イ）の読み出
しタイミングＴＲ″？’Ａバス３ａに出力されるデータ
を表わし、（ＡＡｎ）Ｗおよび（ＡＡｎ＋ｌ）Ｗはマシ
ンサイクル（イ）の書キ込みタイミングＴｗでＡバス３
ａよシ入力されるデータを表わす。
のセレクト信号のタイミング図でアク、ＡＢｎおよびＡ
Ｂｎ＋□は前記マシンサイクル（イ）の読み出しタイミ
ングＴＲでＢバス３ｂに出力されるデータの第２のセレ
クト信号を表わし、ＡＣｎおよびＡＢｎ十、はマシンサ
イクル（イ）の書き込みタイミングＴｗでデータランチ
回路１１へ出力されるデータの第３のセレクト信号を表
わす口 （→は２ボー） ＲＡＭ ２とＡバス３ａとの間で入出
力されるデータのタイミング図であシ、（ＡＡ、）Ｒお
よヒ（ＡＡｎ＋、）Ｒはマシンサイクル（イ）の読み出
しタイミングＴＲ″？’Ａバス３ａに出力されるデータ
を表わし、（ＡＡｎ）Ｗおよび（ＡＡｎ＋ｌ）Ｗはマシ
ンサイクル（イ）の書キ込みタイミングＴｗでＡバス３
ａよシ入力されるデータを表わす。
に）は上記２ポート拓Ｗ２の読み出し専用ボート１ｂか
ら出力さｒしるデータのタイミング図であシ、（ＡＢｎ
）Ｒオよび（ＡＢｎ＋□）Ｒは上記読み出しタイミンク
ＴＲ″？？Ｂバス３ｂに出力されるデータを表わしくＡ
Ｃｎ）Ｒおよび（ＡＣｎ＋、）Ｒは上記１１＠込みタイ
ミングＴｗで上記テ〜タラッチ回路１１に出力されるデ
ータを表わす。
ら出力さｒしるデータのタイミング図であシ、（ＡＢｎ
）Ｒオよび（ＡＢｎ＋□）Ｒは上記読み出しタイミンク
ＴＲ″？？Ｂバス３ｂに出力されるデータを表わしくＡ
Ｃｎ）Ｒおよび（ＡＣｎ＋、）Ｒは上記１１＠込みタイ
ミングＴｗで上記テ〜タラッチ回路１１に出力されるデ
ータを表わす。
（へ）はデータラッチ回路】１から出力されるデータの
タイミング図であり、（ＡＣｎ）および（Ａｃｎ＋□）
は書き込みタイミングＴｗで上記２ボー） ＲＡＭ ２
の読み出し専用ボルトｌｂから出力されたデータをラン
チしたデータを表わす。
タイミング図であり、（ＡＣｎ）および（Ａｃｎ＋□）
は書き込みタイミングＴｗで上記２ボー） ＲＡＭ ２
の読み出し専用ボルトｌｂから出力されたデータをラン
チしたデータを表わす。
ＡＬＵがレジスタ読み出しタイミング几である時、ｉ
］ ０７１’ Ｌ’ス信ｑＡＡを第１のアドレスデコー
ダ８ａによってデコードした第１のセレクト信号ＡＡｎ
によって選択されたレジスタの内容かＡバス３ａに出力
され、アドレスマルチプレクサ９によって選択された第
２のアドレス信号ＡＢを第２のアドレスデコーダ８ｂに
てデコードし／ｊｇ２のセレクト信号ＡＢｎによって選
択されたレジスタの内容がＢバス３ｂに出力される。
］ ０７１’ Ｌ’ス信ｑＡＡを第１のアドレスデコー
ダ８ａによってデコードした第１のセレクト信号ＡＡｎ
によって選択されたレジスタの内容かＡバス３ａに出力
され、アドレスマルチプレクサ９によって選択された第
２のアドレス信号ＡＢを第２のアドレスデコーダ８ｂに
てデコードし／ｊｇ２のセレクト信号ＡＢｎによって選
択されたレジスタの内容がＢバス３ｂに出力される。
ＡＬＵがレジスタ書き込みタイミングＴｗである時、第
１のアドレスデコーダ８ａは読み出しタイミングＴＲと
同じ第１のセレクト信号ＡＡｎを保持し、これによって
選択されたレジスタにＡバス３ａの内存が書き込まれ、
アドレスマルチプレクサ９によって選択された第３のア
ドレス信号ＡＣを第２のアドレスデコーダ８ｂにてデコ
ードした第３のセレクト信号へ〇ｎによって選択された
レジスタの内容がデータラッチ回路１１に出力される。
１のアドレスデコーダ８ａは読み出しタイミングＴＲと
同じ第１のセレクト信号ＡＡｎを保持し、これによって
選択されたレジスタにＡバス３ａの内存が書き込まれ、
アドレスマルチプレクサ９によって選択された第３のア
ドレス信号ＡＣを第２のアドレスデコーダ８ｂにてデコ
ードした第３のセレクト信号へ〇ｎによって選択された
レジスタの内容がデータラッチ回路１１に出力される。
この出力を書き込みタイミングＴｗでラッチすると次の
書き込みタイミングＴｗまでの間でこのデータが使用で
きる。
書き込みタイミングＴｗまでの間でこのデータが使用で
きる。
マシンサイクル（イ）のタイミングＸは、ＡＬＵの２つ
のオペランドのアドレス信号ＡＡ 、ＡＢを決定するの
に必要なタイミングで、ＡＬＵの演算タイミングＣは、
この間に第３の読み出しアドレス信号ＡＣを決定する。
のオペランドのアドレス信号ＡＡ 、ＡＢを決定するの
に必要なタイミングで、ＡＬＵの演算タイミングＣは、
この間に第３の読み出しアドレス信号ＡＣを決定する。
なお、実施例において読み出し専用ボー）１ｂの出力を
Ｂバス３ｂに出力するか、データラッチ回路】１に出力
するかのセレクタ回路１０を設けたが、レジスタ書き込
みタイミングＴｗで出力をラッテするよりにデータ２ツ
テ回路１１を設計すれは、レジスタ読み出しタイミング
ＴＲでラッチした内容が変化することがないため、セレ
クタ回路１０は必ずしも必要でない。
Ｂバス３ｂに出力するか、データラッチ回路】１に出力
するかのセレクタ回路１０を設けたが、レジスタ書き込
みタイミングＴｗで出力をラッテするよりにデータ２ツ
テ回路１１を設計すれは、レジスタ読み出しタイミング
ＴＲでラッチした内容が変化することがないため、セレ
クタ回路１０は必ずしも必要でない。
第１の発明の上記実施例において、第１のアドレスデコ
ーダ８ａが読み出しタイミングＴＲと書き込みタイミン
グＴｗで同一のセレクト信号ＡＡｎやＡＡｎ＋、を出力
する２オペランド型式で動作する例を示したが、第２の
発明の実施例として第７図のように帛１のアドレスデコ
ーダ８ａの入力側にも第１のアドレスマルチプレクサ１
２金もうけ、第８図のように読み出しタイミングＴＲと
書き込みタイミングＴｗとで独立な第１と第４のアドレ
ス信号ＡＡ 、ＡＤを入力するように購成することによ
って、３オペランド型式で動作するＣＰＵ内のレジスタ
の内容も容易に読み出すことができる。この場合、第２
のアドレスデコーダ８ｂに対応するアドレスマルチプレ
クサ９を第２のアドレスマルチプレクサ９と呼ぶことに
する。
ーダ８ａが読み出しタイミングＴＲと書き込みタイミン
グＴｗで同一のセレクト信号ＡＡｎやＡＡｎ＋、を出力
する２オペランド型式で動作する例を示したが、第２の
発明の実施例として第７図のように帛１のアドレスデコ
ーダ８ａの入力側にも第１のアドレスマルチプレクサ１
２金もうけ、第８図のように読み出しタイミングＴＲと
書き込みタイミングＴｗとで独立な第１と第４のアドレ
ス信号ＡＡ 、ＡＤを入力するように購成することによ
って、３オペランド型式で動作するＣＰＵ内のレジスタ
の内容も容易に読み出すことができる。この場合、第２
のアドレスデコーダ８ｂに対応するアドレスマルチプレ
クサ９を第２のアドレスマルチプレクサ９と呼ぶことに
する。
発明の効果
この第１．第２の発明のメモリ装置によれば、２つのア
ドレス信号？択一的に出力するアドレスマルチプレクサ
と、データランチ回路を設けるという少ないハードウェ
アの追加を施すのみで、２オペランド型式および３オペ
ランド型式で動作するＣＰＵにおいて、ＡＬＵの動作と
は独立にレジスタの内容を読み出す機能をもたせること
ができ、その実用的効果は大きい。
ドレス信号？択一的に出力するアドレスマルチプレクサ
と、データランチ回路を設けるという少ないハードウェ
アの追加を施すのみで、２オペランド型式および３オペ
ランド型式で動作するＣＰＵにおいて、ＡＬＵの動作と
は独立にレジスタの内容を読み出す機能をもたせること
ができ、その実用的効果は大きい。
第１図は従来の２オペランド型式で動作するＣＰＵ内の
２ポート塘とＡＬＵの構成図、第２図は従来の２ボー）
ＲＡＭの記憶素子の構成図、第３図はＡＬＵの動作と
は独立な読み出し要求を満たせる３ボ一トＲＡＭとＡＬ
Ｕの構成図、第４図は第３図におけるＲＡＭの記憶素子
の一実現例の構成図、第５図はこの第１の発明の一実施
例のメモリ装置のブロック図、第６図は第５図の構成に
おける動作を説明するタイミング図、第７図はこの第２
の発明の一実施例のメモリ装置のブロック図、第８図は
第７図の構成における動作を説明するタイミング図であ
る。 ２・・・２ポート損Ｗ、３ａ・・・Ａバス（第１のデー
タ信号線）、３ｂ・・・Ｂバス（第２の信号線）、８ａ
・・・第１のアドレスデコーダ、８ｂ・・・第２のアド
レスデコーダ、９・・・第２のアドレスマルチプレクサ
、１１・・・データラッチ回路、１２・・・第２のアド
レスマルチプレクサ、ＴＲ川用み出しタイミング（第１
のタイミング）、Ｔｗ・・・書き込みタイミング（第２
のタイミング）、ＡＡｎ、ＡＡｎ＋、・・・第１のセレ
クト信号、ＡＢｎｌＡＢｎ＋□・・・第２のセレクト信
号、ＡＣｎ。 ＡＣｎ＋、・・・第３のセレクト信号、ＡＤｎ、 ＡＤ
ｎ＋、・第４のセレクト信号、ＡＡ・・・第１のアドレ
ス信号、ＡＢ・・・第２のアドレス信号、ＡＣ・・・第
３のアドレス信号、ＡＤ・・・第４のアドレス信号５ｍ
・・記憶素子 第１図 第２図 第 ３ 図 第４図
２ポート塘とＡＬＵの構成図、第２図は従来の２ボー）
ＲＡＭの記憶素子の構成図、第３図はＡＬＵの動作と
は独立な読み出し要求を満たせる３ボ一トＲＡＭとＡＬ
Ｕの構成図、第４図は第３図におけるＲＡＭの記憶素子
の一実現例の構成図、第５図はこの第１の発明の一実施
例のメモリ装置のブロック図、第６図は第５図の構成に
おける動作を説明するタイミング図、第７図はこの第２
の発明の一実施例のメモリ装置のブロック図、第８図は
第７図の構成における動作を説明するタイミング図であ
る。 ２・・・２ポート損Ｗ、３ａ・・・Ａバス（第１のデー
タ信号線）、３ｂ・・・Ｂバス（第２の信号線）、８ａ
・・・第１のアドレスデコーダ、８ｂ・・・第２のアド
レスデコーダ、９・・・第２のアドレスマルチプレクサ
、１１・・・データラッチ回路、１２・・・第２のアド
レスマルチプレクサ、ＴＲ川用み出しタイミング（第１
のタイミング）、Ｔｗ・・・書き込みタイミング（第２
のタイミング）、ＡＡｎ、ＡＡｎ＋、・・・第１のセレ
クト信号、ＡＢｎｌＡＢｎ＋□・・・第２のセレクト信
号、ＡＣｎ。 ＡＣｎ＋、・・・第３のセレクト信号、ＡＤｎ、 ＡＤ
ｎ＋、・第４のセレクト信号、ＡＡ・・・第１のアドレ
ス信号、ＡＢ・・・第２のアドレス信号、ＡＣ・・・第
３のアドレス信号、ＡＤ・・・第４のアドレス信号５ｍ
・・記憶素子 第１図 第２図 第 ３ 図 第４図
Claims (2)
- （１） 第１のセレクト信号によって選択された記憶素
子に対して対応する第１のデータ信号線を介して読み書
きができ第２または第３のセレクト信号によって選択さ
ｎた配憶素子に対して対応するＭ２のデータ信号線を介
して読み出しができる２ポ一トＲＡＭと、第１のタイミ
ングでは第１のアドレス信号を入力して前記２ポ一トＲ
ＡＭ内の記憶素子に対して前記第１のセレクト信号を出
力し第２のタイミングでは前記第１のタイミングにおい
て人力した第１のアドレス信号を保持してその第１のタ
イミングにおいて前記第１および第２のデータ信号線を
介して読み出き扛た２つのデータの演算結果を格納させ
る第１のアドレスデコーダと、前記第１のタイミングで
は第２のアドレス信号を入力して前記２ボート心Ｗ内の
記憶素子に対して前記第２のセレクト信号を出力し前記
第２のタイミンクでは前記第１および第２のアドレス信
号とは独立な菖３のアドレス信号を入力して前記第２の
データ信号線へ読み出しする第２のアドレスデコーダと
、前記第２のアドレスデコーダに対して前記第１のタイ
ミングでは前記第２のアドレス信号を出力し前記第２の
タイミングでは前記第３のアドレス信号を出力するアド
レスマルチプレクサと、前記第２のタイミングで前記第
２のデータ信号線に読み出されたデータをラッチするテ
ータラソチ回路とを備えたメモリ装置。 - （２）ｉｌまたは第４のセレクト信号によって選択され
た記憶素子に対して対応する第１のデータ信号線を介し
て読み書きかで＠第２または第３のセレクト信号によっ
て選択された記憶素子に対して対応する第２のデータ信
号線を介して読み出しができる２ボート朧と、第１のタ
イミングでは第１のアドレス信培を入力して前Ｈピ２ポ
ー）ＲＡＭ内の記憶菓子に対して前記第１のセレクト１
６号を出力し第２のタイミングでは前記第１および後記
＠２ 、第３のアドレス信号とは独立な第４のアドレス
信号を入力して前記２ボー） ＲＡＭ内の記憶素子に対
して前記第４のセレクト信号を出方する第１のアドレス
デコーダと、前記第１のタイミングテＶｉＭ ２ ノア
ドレス信号を人力して前記２ボ一トＲＡＭ内の記憶素子
に対して前記第２のセレクト信号全出力し前記第２のタ
イミングでは前記第１゜第２および第４のアドレス信号
とａ独立な第３のアドレス信号を入力して前記第２のデ
ータ信号線へ読み出しする第２のアドレスデコーダと、
前記第１のアドレスデコーダに対して前記第１のタイミ
ングでは前記第１のアドレス信号を出力し前記第２のタ
イミングでは前記第４のアドレス信号を出力する帛１の
アドレスマルチグレクサト、前記第２のアドレスデコー
ダに対して前記第１のタイミングでは前記第２のアドレ
ス信号を出方し前記Ｍ２のタイミングでは前記第３のア
ドレス信号を呂カするアドレスマルチブレクチと、前Ｅ
Ｍ ２ 。 タイーミングで前記第２のデータ信号線に読み出された
データをランチするデータランチ回路と全備えたメモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58158684A JPS6049438A (ja) | 1983-08-30 | 1983-08-30 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58158684A JPS6049438A (ja) | 1983-08-30 | 1983-08-30 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6049438A true JPS6049438A (ja) | 1985-03-18 |
Family
ID=15677095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58158684A Pending JPS6049438A (ja) | 1983-08-30 | 1983-08-30 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049438A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01146800A (ja) * | 1987-12-03 | 1989-06-08 | Morii Kinzoku Kogyo Kk | 茶器等銅製品の表面処理法 |
| JPH0254383A (ja) * | 1988-08-18 | 1990-02-23 | Mitsubishi Electric Corp | アレイプロセッサ |
| JPH0619704A (ja) * | 1991-12-05 | 1994-01-28 | Samsung Electron Co Ltd | デュアルポートメモリ構造を持つディジタル信号処理システム |
| US9383284B2 (en) | 2011-10-05 | 2016-07-05 | Canon Anelva Corporation | Diaphragm-type pressure gauge |
-
1983
- 1983-08-30 JP JP58158684A patent/JPS6049438A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01146800A (ja) * | 1987-12-03 | 1989-06-08 | Morii Kinzoku Kogyo Kk | 茶器等銅製品の表面処理法 |
| JPH0254383A (ja) * | 1988-08-18 | 1990-02-23 | Mitsubishi Electric Corp | アレイプロセッサ |
| JPH0619704A (ja) * | 1991-12-05 | 1994-01-28 | Samsung Electron Co Ltd | デュアルポートメモリ構造を持つディジタル信号処理システム |
| US9383284B2 (en) | 2011-10-05 | 2016-07-05 | Canon Anelva Corporation | Diaphragm-type pressure gauge |
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