JPH0427575B2 - - Google Patents
Info
- Publication number
- JPH0427575B2 JPH0427575B2 JP59163678A JP16367884A JPH0427575B2 JP H0427575 B2 JPH0427575 B2 JP H0427575B2 JP 59163678 A JP59163678 A JP 59163678A JP 16367884 A JP16367884 A JP 16367884A JP H0427575 B2 JPH0427575 B2 JP H0427575B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- address
- data
- information processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 40
- 230000010365 information processing Effects 0.000 claims description 20
- 230000000873 masking effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 108091055254 miR-72 stem-loop Proteins 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 101100128412 Homo sapiens LILRB1 gene Proteins 0.000 description 1
- 102100025584 Leukocyte immunoglobulin-like receptor subfamily B member 1 Human genes 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Landscapes
- Devices For Executing Special Programs (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はPrologのような述語論理型言語の実
行に適した情報処理装置に係り、特に、データの
属性を識別するためのタグ（Tag）部と該データ
部とを１ワード（Word）内に入れた場合の、メ
モリ空間の拡大に適した方式を有する論理型情報
処理装置に関する。
行に適した情報処理装置に係り、特に、データの
属性を識別するためのタグ（Tag）部と該データ
部とを１ワード（Word）内に入れた場合の、メ
モリ空間の拡大に適した方式を有する論理型情報
処理装置に関する。
フオートラン（FORTRAN）言語で代表され
る手続き型言語（Procedural Language）では、
プロシジヤとデータとが分離しているが、
Prologのような論理型言語では、データの評価
に応じて処理内容が決められる。
る手続き型言語（Procedural Language）では、
プロシジヤとデータとが分離しているが、
Prologのような論理型言語では、データの評価
に応じて処理内容が決められる。
このため、このような論理型言語を効率よく実
行するために、データの属性を表わすためのフイ
ールド、即ちタグ（Tag）部を全てのデータに付
加することが行われる。
行するために、データの属性を表わすためのフイ
ールド、即ちタグ（Tag）部を全てのデータに付
加することが行われる。
このように、タグ部にデータの属性を集中させ
ることにより、言語処理系は、タグ部を評価する
ことによつて処理を行うことができるようにな
り、前述した論理型言語の処理効率を向上させる
ことができる。
ることにより、言語処理系は、タグ部を評価する
ことによつて処理を行うことができるようにな
り、前述した論理型言語の処理効率を向上させる
ことができる。
ところで、最近の情報処理装置では、基本的な
データ長を32ビツト−すなわち、４バイトとする
ものが多いので、このデータを表現するビツト長
（32ビツト）を維持しつつ、ａビツトとタグ部を
付加しようとすると、その基本語長は、第１図ａ
に示すように、32ビツトよりもａビツトだけ長く
なるのが一般的であつた。
データ長を32ビツト−すなわち、４バイトとする
ものが多いので、このデータを表現するビツト長
（32ビツト）を維持しつつ、ａビツトとタグ部を
付加しようとすると、その基本語長は、第１図ａ
に示すように、32ビツトよりもａビツトだけ長く
なるのが一般的であつた。
例えば、新世代コンピユータ技術開発機構（略
称ICOT）から発表されたマシンφ“ロジツクプ
ログラミング’83コンフアレンスレコード7.2
（1983）”では、32ビツトのデータ部と８ビツトの
タグ部とで１語を形成している。
称ICOT）から発表されたマシンφ“ロジツクプ
ログラミング’83コンフアレンスレコード7.2
（1983）”では、32ビツトのデータ部と８ビツトの
タグ部とで１語を形成している。
したがつて、マシンφでは、データ部の長さは
32ビツトであるが、１語長は40ビツトである。
32ビツトであるが、１語長は40ビツトである。
このように、１語長がデータのビツト長と異な
る場合は、従来の32ビツトを基本語長とするアー
キテクチヤとの混在が難しくなる。また、
FORTRANやPascalなどの言語とのリンケージ
も困難となつてくる。
る場合は、従来の32ビツトを基本語長とするアー
キテクチヤとの混在が難しくなる。また、
FORTRANやPascalなどの言語とのリンケージ
も困難となつてくる。
そこで、この対策として、第１図ｂに示すよう
に、基本語長32ビツト内にタグ部とデータ部の両
方を入れる方式が考えられる。この方式により、
前述した問題点を解決することができる。
に、基本語長32ビツト内にタグ部とデータ部の両
方を入れる方式が考えられる。この方式により、
前述した問題点を解決することができる。
しかし、基本語長である32ビツト内の１部をタ
グ部に割り当てるため、データ部のビツト長が短
くなり−すなわち、アドレス指定用のビツト数が
少なくなり、その分メモリアクセス空間が狭くな
るという欠点があつた。
グ部に割り当てるため、データ部のビツト長が短
くなり−すなわち、アドレス指定用のビツト数が
少なくなり、その分メモリアクセス空間が狭くな
るという欠点があつた。
本発明の目的は、論理型情報処理装置に於い
て、従来の情報処理装置の基本語長と同一である
32ビツト内に、タグ部とデータ部とを入れた場合
にも、十分なメモリアクセス空間を得ることので
きる手段を備えた、論理型情報処理装置を提供す
ることにある。
て、従来の情報処理装置の基本語長と同一である
32ビツト内に、タグ部とデータ部とを入れた場合
にも、十分なメモリアクセス空間を得ることので
きる手段を備えた、論理型情報処理装置を提供す
ることにある。
論理型情報処理装置で扱うデータには全てタグ
が付加されており、データのリード・ライトのた
めのメモリアクセスは、ワード単位だけとなる。
一方、情報処理装置では、通常メモリのアドレス
はバイト単位に付けられている。
が付加されており、データのリード・ライトのた
めのメモリアクセスは、ワード単位だけとなる。
一方、情報処理装置では、通常メモリのアドレス
はバイト単位に付けられている。
そこで、タグ付きデータのリード・ライト時に
は、メモリアクセスのためのアドレスを４倍（２
ビツト左へシフト）にしてワード単位のアドレス
に変換することにより、メモリアクセス空間を拡
大することができる。
は、メモリアクセスのためのアドレスを４倍（２
ビツト左へシフト）にしてワード単位のアドレス
に変換することにより、メモリアクセス空間を拡
大することができる。
本発明は前述の事情に着目してなされたもので
あり、 (1) １ワードが2nバイトで構成され、 (2) アドレスがバイト単位に割付けられており、
さらに (3) ワード単位にアクセスすること、 を前提とした場合、タグ付データへのアクセスの
ためのアドレスをｎビツト左へシフトする（2n倍
する）ことによつて、ワード単位のアクセスを可
能とし、メモリアクセス空間を拡大するようにし
た点に特徴がある。
あり、 (1) １ワードが2nバイトで構成され、 (2) アドレスがバイト単位に割付けられており、
さらに (3) ワード単位にアクセスすること、 を前提とした場合、タグ付データへのアクセスの
ためのアドレスをｎビツト左へシフトする（2n倍
する）ことによつて、ワード単位のアクセスを可
能とし、メモリアクセス空間を拡大するようにし
た点に特徴がある。
以下、本発明の一実施例を第２図〜第６図によ
り説明する。
り説明する。
第２図は、本発明を適用した論理型情報処理装
置の一例の全体構成を示すブロツク図である。
置の一例の全体構成を示すブロツク図である。
該処理装置はメモリ（MEM）１０、リードレ
ジスタ（RDR）２０、メモリアドレスレジスタ
（MAR）３０、ライトデータレジスタ（WRD）
４０、命令及びタグデコーダ（DEC）５０、タ
グマスク回路（MASK）６０、マイクロプログ
ラムコントローラ（MPC）７０、算術論理演算
器及びレジスタフアイル回路（RALU）８０、
バス（BUS）９０、およびメモリアドレスを４
倍にするためのシフタ（SFT）１００を主な構
成要素として構成される。
ジスタ（RDR）２０、メモリアドレスレジスタ
（MAR）３０、ライトデータレジスタ（WRD）
４０、命令及びタグデコーダ（DEC）５０、タ
グマスク回路（MASK）６０、マイクロプログ
ラムコントローラ（MPC）７０、算術論理演算
器及びレジスタフアイル回路（RALU）８０、
バス（BUS）９０、およびメモリアドレスを４
倍にするためのシフタ（SFT）１００を主な構
成要素として構成される。
MAR３０には、MEM１０へのメモリアクセ
スのためのアドレスがセツトされる。そして、メ
モリリードの場合には、MEM１０より読み出し
たデータが、RDR２０にセツトされる。
スのためのアドレスがセツトされる。そして、メ
モリリードの場合には、MEM１０より読み出し
たデータが、RDR２０にセツトされる。
また、メモリライトの場合には、まず、BUS
９０を介して、書き込みデータWDR４０にセツ
トしてから、MEM１０へ書き込みが行われる。
９０を介して、書き込みデータWDR４０にセツ
トしてから、MEM１０へ書き込みが行われる。
MEM１０より読み出されてRDR２０に取り込
まれた命令又はオペランドは、DEC５０により
デコードされる（なお、オペランドの場合は、タ
グ部分のみがデコードされる）。そして、前記デ
コードの結果が、信号線２００によりMPC７０
へ送られる。
まれた命令又はオペランドは、DEC５０により
デコードされる（なお、オペランドの場合は、タ
グ部分のみがデコードされる）。そして、前記デ
コードの結果が、信号線２００によりMPC７０
へ送られる。
また一方、RDR２０に取り込まれたオペラン
ドは、MASK６０によりタグ部分がマスクされ
て、RALU８０のレジスタフアイル又はBUS９
０に送られる。
ドは、MASK６０によりタグ部分がマスクされ
て、RALU８０のレジスタフアイル又はBUS９
０に送られる。
SFT１００は、タグ付きデータの読み出し時
に、MPC７０から発生されるシフト信号２０１
に応答して、BUS９０から得たアドレス２１０
を、２ビツト左へシフトする−すなわち、４倍す
る。
に、MPC７０から発生されるシフト信号２０１
に応答して、BUS９０から得たアドレス２１０
を、２ビツト左へシフトする−すなわち、４倍す
る。
そして、前記SFT１００は、MAR３０に対し
て、読み出し用のアドレス２１１を送り出す。
て、読み出し用のアドレス２１１を送り出す。
なお、MPC７０は、該論理型情報処理装置全
体のコントロールを行うための諸種の信号を発生
する。
体のコントロールを行うための諸種の信号を発生
する。
第３図はMPC７０の詳細を示すブロツク図で
ある。
ある。
MPC７０は、マイクロプログラムを記憶して
おくメモリ（WCS）７１、WCS７１から読み出
されたマイクロ命令を記憶するマイクロ命令レジ
スタ（MIR）７２、次に読み出すべきマイクロ
命令のアドレスを選択するセレクタ（SEL）７
３、タグ判定による多分岐を行うためにアドレス
を合成する回路（CON）７４、および、次のマ
イクロ命令を読み出すためのアドレスを作成する
インクリメンタ（INC）７５を主な構成要素とす
る。
おくメモリ（WCS）７１、WCS７１から読み出
されたマイクロ命令を記憶するマイクロ命令レジ
スタ（MIR）７２、次に読み出すべきマイクロ
命令のアドレスを選択するセレクタ（SEL）７
３、タグ判定による多分岐を行うためにアドレス
を合成する回路（CON）７４、および、次のマ
イクロ命令を読み出すためのアドレスを作成する
インクリメンタ（INC）７５を主な構成要素とす
る。
第４図は、第２図に示す論理型情報処理装置で
用いる命令フオーマツトを示す図である。図から
明らかなように、その内の１ビツト（図示の例で
は、最上位ビツト）１１０は、タグ付きデータへ
のアクセスか否かを示すために割り当ててある。
用いる命令フオーマツトを示す図である。図から
明らかなように、その内の１ビツト（図示の例で
は、最上位ビツト）１１０は、タグ付きデータへ
のアクセスか否かを示すために割り当ててある。
例えば、第４図の最上位ビツト１１０が“０”
のときは、「タグ付データへのアクセスは行なわ
ない」ことを意味し、反対に、最上位ビツト１１
０が“１”のときは、「タグ付データへのアクセ
スを行なう」ことを意味する。
のときは、「タグ付データへのアクセスは行なわ
ない」ことを意味し、反対に、最上位ビツト１１
０が“１”のときは、「タグ付データへのアクセ
スを行なう」ことを意味する。
また、前記命令フオーマツトの残りの桁（第４
図で＊印で示された部分）には“０”または
“１”が割当てられる。
図で＊印で示された部分）には“０”または
“１”が割当てられる。
第２図のDEC５０では、RDR２０から転送さ
れた命令フオーマツトをデコードする際に、該命
令フオーマツト内のタグ付きデータへのアクセス
か否かを示すビツト（以下、単に識別ビツトと称
する）を調べて、該命令フオーマツトに対応する
マイクロプログラムの先頭アドレスを信号線２０
０に出力する。
れた命令フオーマツトをデコードする際に、該命
令フオーマツト内のタグ付きデータへのアクセス
か否かを示すビツト（以下、単に識別ビツトと称
する）を調べて、該命令フオーマツトに対応する
マイクロプログラムの先頭アドレスを信号線２０
０に出力する。
次に、第３図を用いてMPC７０の動作を説明
する。
する。
前述のように、命令をデコードした結果が信号
線２００より送られて来る。該デコードされた命
令をSEL７３により選択し、WCS７１へのアド
レスとして出力する。これにより、該命令に対応
するマイクロ命令を読み出し、MIR７２にセツ
トする。
線２００より送られて来る。該デコードされた命
令をSEL７３により選択し、WCS７１へのアド
レスとして出力する。これにより、該命令に対応
するマイクロ命令を読み出し、MIR７２にセツ
トする。
続いて、該MIR７２にセツトされたマイクロ
命令を実行する。このとき、該マイクロ命令が、
タグ付きデータの読み出し、又は書き込みのため
の、メモリアドレスのセツトであれば、MIR７
２からSFT１００へのシフト信号２０１が出力
される。
命令を実行する。このとき、該マイクロ命令が、
タグ付きデータの読み出し、又は書き込みのため
の、メモリアドレスのセツトであれば、MIR７
２からSFT１００へのシフト信号２０１が出力
される。
通常、１つの命令は複数のマイクロ命令により
構成されているので、INC７５は、次のマイクロ
命令を読み出すために、現在のマイクロ命令のア
ドレスを１つインクリメントしてSEL７３の入力
とする。
構成されているので、INC７５は、次のマイクロ
命令を読み出すために、現在のマイクロ命令のア
ドレスを１つインクリメントしてSEL７３の入力
とする。
また、前述したように、論理型言語では、デー
タの評価により処理が決定される。
タの評価により処理が決定される。
第３図では、読み出したデータのタグ部をデコ
ードした結果の信号（信号線２００上の信号）
と、MIR７２からのタグ判定信号２０３とを
CON７４に供給し、該データに対応する処理を
行うためのマイクロ命令のアドレスを合成するこ
とにより、前記の処理決定を実現している。
ードした結果の信号（信号線２００上の信号）
と、MIR７２からのタグ判定信号２０３とを
CON７４に供給し、該データに対応する処理を
行うためのマイクロ命令のアドレスを合成するこ
とにより、前記の処理決定を実現している。
このような合成の仕方は、既に知られているの
で、説明は省略する。
で、説明は省略する。
第５図は、１ワードが32ビツトからなる場合の
SFT１００の詳細を示している。該SFT１００
は２入力ANDゲート１０１〜１６４、２入力OR
ゲート１６５〜１９７、およびインバータ１９９
から構成されている。
SFT１００の詳細を示している。該SFT１００
は２入力ANDゲート１０１〜１６４、２入力OR
ゲート１６５〜１９７、およびインバータ１９９
から構成されている。
次に第６図を用いて、基本語長32ビツトの内４
ビツトをタグ部とした場合の、第５図の動作を説
明する。
ビツトをタグ部とした場合の、第５図の動作を説
明する。
第２，５図に於いて、MPC７０からのシフト
信号２０１が出ていない（Low状態である）場
合には、インバータ１９９により、奇数番号の
ANDゲート１０１，１０３，……１６３が選ら
ばれる。それ故に、SFT１００への入力信号
（アドレス）２１０は、そのままMAR３０への
入力信号（アドレス）２１１となつて出力され
る。
信号２０１が出ていない（Low状態である）場
合には、インバータ１９９により、奇数番号の
ANDゲート１０１，１０３，……１６３が選ら
ばれる。それ故に、SFT１００への入力信号
（アドレス）２１０は、そのままMAR３０への
入力信号（アドレス）２１１となつて出力され
る。
その結果、第６図ａに示すように、MAR３０
には、アドレスとして使用できないタグ部に割り
当てた上位４ビツトがマスクされた形のままで、
アドレス２１０がセツトされる。
には、アドレスとして使用できないタグ部に割り
当てた上位４ビツトがマスクされた形のままで、
アドレス２１０がセツトされる。
すなわち、同図ａにおいて、MAR３０の下位
側の第０〜27ビツトには、アドレス２１０と同じ
アドレス２１１を表わすための“０”または
“１”がセツトされるが、その上位の第28〜31ビ
ツトにはすべて“０”がセツトされる。
側の第０〜27ビツトには、アドレス２１０と同じ
アドレス２１１を表わすための“０”または
“１”がセツトされるが、その上位の第28〜31ビ
ツトにはすべて“０”がセツトされる。
一方、第２，５図に於いて、MPC７０からシ
フト信号２０１が出力される（High状態になる）
と、偶数番号のANDゲート１０２，１０４，…
…１６４が選らばれるようになる。
フト信号２０１が出力される（High状態になる）
と、偶数番号のANDゲート１０２，１０４，…
…１６４が選らばれるようになる。
この時、明らかなように、SFT１００への入
力信号（アドレス）２１０は、その全体が２ビツ
ト左へシフトされ、下位２ビツトが“０”となつ
た形で、MAR３０への入力信号（アドレス）２
１１として出力される。
力信号（アドレス）２１０は、その全体が２ビツ
ト左へシフトされ、下位２ビツトが“０”となつ
た形で、MAR３０への入力信号（アドレス）２
１１として出力される。
その結果、第６図ｂに示すように、MAR３０
には、BUS９０を介して送られて来たアドレス、
すなわち入力信号２１０を４倍にした新たなアド
レス２１１が、MEM１０へのアドレスとしてセ
ツトされる。
には、BUS９０を介して送られて来たアドレス、
すなわち入力信号２１０を４倍にした新たなアド
レス２１１が、MEM１０へのアドレスとしてセ
ツトされる。
このとき、本来のアドレスの上位２ビツトが切
り捨てられることになるが、該上位２ビツトはタ
グ部に割り当てられており、アドレスとしては使
用できないようにマスクされているので、何ら支
障はない。
り捨てられることになるが、該上位２ビツトはタ
グ部に割り当てられており、アドレスとしては使
用できないようにマスクされているので、何ら支
障はない。
前述のようにして、MAR３０にセツトされた
アドレス２１１にしたがつてMEM１０をアクセ
スするので、メモリアクセス空間を４倍にするこ
とができる。
アドレス２１１にしたがつてMEM１０をアクセ
スするので、メモリアクセス空間を４倍にするこ
とができる。
なお、以上では１ワードが４バイト−すなわち
22バイトで構成されている場合の実施例について
述べたが、本発明は、一般的に、１ワードが2nバ
イトで構成されている場合には拡張できるもので
ある。
22バイトで構成されている場合の実施例について
述べたが、本発明は、一般的に、１ワードが2nバ
イトで構成されている場合には拡張できるもので
ある。
すなわち、１ワードが2nバイトで構成されてお
り、バイド単位にアドレスが割当てられ、かつワ
ード単位にメモリへのアクセスがなされる場合、
タグ付データへのアクセス時に、アドレス部分を
左へｎビツトシフトすることにより、メモリアク
セス空間を2n倍にすることができる。
り、バイド単位にアドレスが割当てられ、かつワ
ード単位にメモリへのアクセスがなされる場合、
タグ付データへのアクセス時に、アドレス部分を
左へｎビツトシフトすることにより、メモリアク
セス空間を2n倍にすることができる。
第２図〜第６図に示した実施例は、論理型言語
で記述されたプログラムを命令形式にコンパイル
して、各命令を実行して行くコンパイラ方式の場
合を示しているが、本発明はこれに限定されてい
る訳ではなく、プログラムを解釈・実行していく
インタープリタ方式の場合に適用されてもよい。
で記述されたプログラムを命令形式にコンパイル
して、各命令を実行して行くコンパイラ方式の場
合を示しているが、本発明はこれに限定されてい
る訳ではなく、プログラムを解釈・実行していく
インタープリタ方式の場合に適用されてもよい。
インタープリタ方式の場合には、メモリアクセ
スのモードを全てワード単位に統一することがで
きる。そこで、インタープリタが作動しているこ
とを示すモードフラグを設けて、このフラグが立
つているならば、メモリアクセスのためのアドレ
スを全てｎビツト左へシフトすればよい。
スのモードを全てワード単位に統一することがで
きる。そこで、インタープリタが作動しているこ
とを示すモードフラグを設けて、このフラグが立
つているならば、メモリアクセスのためのアドレ
スを全てｎビツト左へシフトすればよい。
本発明によれば、論理型情報処理装置に於い
て、従来の情報処理装置と基本語長を同一にしな
がら、基本語長内に、データと該データの属性を
示すタグ部とを含ませた場合のメモリアクセス空
間を、本発明を用いなかつた場合の４倍（一般に
は、2n倍）に拡大することができるので、論理型
言語により実用的なシステムを構成する場合に
も、十分なメモリ空間を得ることが可能となる。
て、従来の情報処理装置と基本語長を同一にしな
がら、基本語長内に、データと該データの属性を
示すタグ部とを含ませた場合のメモリアクセス空
間を、本発明を用いなかつた場合の４倍（一般に
は、2n倍）に拡大することができるので、論理型
言語により実用的なシステムを構成する場合に
も、十分なメモリ空間を得ることが可能となる。
第１図は論理型情報処理装置で用いるデータ形
式を示した図、第２図は本発明の一実施例である
論理型情報処理装置の全体構成を示すブロツク
図、第３図は第２図に於けるマイクロプログラム
コントローラ（MPC）の詳細ブロツク図、第４
図は第２図に示す論理型情報処理装置で用いる命
令フオーマツトを示した図、第５図は第２図に於
けるシフタ（SFT）の構成を示す詳細ブロツク
図、第６図は第５図に示すシフタ（SFT）の動
作説明図である。 １０……メモリ（MEM）、２０……リードレ
ジスタ（RDR）、３０……メモリアドレスレジス
タ（MAR）、４０……ライトデータレジスタ
（WRD）、５０……命令及びタグデコーダ
（DEC）、６０……タグマスク回路（MSK）、７
０……マイクロプログラムコントローラ
（MPC）、７１……メモリ（WCS）、７２……マ
イクロ命令レジスタ（MIR）、７３……アドレス
セレクタ（SEL）、７４……アドレス合成回路
（CON）、７５……インクリメンタ（INC）、８０
……算術論理演算器及びレジスタフアイル回路
（RALU）、９０……バス（BUS）、１００……シ
フタ（SFT）、２０１……SFTへのシフト信号、
２１０……アドレス信号、２１１……アドレス。
式を示した図、第２図は本発明の一実施例である
論理型情報処理装置の全体構成を示すブロツク
図、第３図は第２図に於けるマイクロプログラム
コントローラ（MPC）の詳細ブロツク図、第４
図は第２図に示す論理型情報処理装置で用いる命
令フオーマツトを示した図、第５図は第２図に於
けるシフタ（SFT）の構成を示す詳細ブロツク
図、第６図は第５図に示すシフタ（SFT）の動
作説明図である。 １０……メモリ（MEM）、２０……リードレ
ジスタ（RDR）、３０……メモリアドレスレジス
タ（MAR）、４０……ライトデータレジスタ
（WRD）、５０……命令及びタグデコーダ
（DEC）、６０……タグマスク回路（MSK）、７
０……マイクロプログラムコントローラ
（MPC）、７１……メモリ（WCS）、７２……マ
イクロ命令レジスタ（MIR）、７３……アドレス
セレクタ（SEL）、７４……アドレス合成回路
（CON）、７５……インクリメンタ（INC）、８０
……算術論理演算器及びレジスタフアイル回路
（RALU）、９０……バス（BUS）、１００……シ
フタ（SFT）、２０１……SFTへのシフト信号、
２１０……アドレス信号、２１１……アドレス。
Claims (1)
- 【特許請求の範囲】 １ タグおよびデータを記憶するメモリを備え、
１ワードが2nバイトで構成され、前記メモリ上の
アドレスがバイト単位に割当てられ、かつワード
単位にメモリへのアクセスがなされる論理型情報
処理装置において、前記メモリから読出されたデ
ータを一時記憶するリードレジスタと、前記リー
ドレジスタに取込まれた命令が、前記メモリ内の
タグ付データをアクセスするものかどうかを認識
するデコーダと、前記デコーダの出力を供給さ
れ、所定のシフト信号およびマスク信号を発生す
るマイクロプログラムコントローラと、前記マス
ク信号にしたがつて、前記リードレジスタの記憶
内容のうちのタグ部分をマスクして、これを算術
論理演算器及びレジスタフアイル回路、またはバ
スに供給するタグマスクと、前記のようにマスク
された信号をアドレス信号として入力され、前記
シフト信号が発生されていないときは、前記アド
レス信号をそのまゝ出力し、また前記シフト信号
が発生されているときは、前記アドレス信号を予
定ビツトだけ左へシフトして出力するシフタと、
前記シフタの出力アドレスにしたがつて前記メモ
リをアクセスする手段とを具備したことを特徴と
する論理型情報処理装置。 ２ 前記のマスクされた信号は、算術論理演算器
及びレジスタフアイル回路、またはバスを介して
シフタに入力されることを特徴とする前記特許請
求の範囲第１項記載の論理型情報処理装置。 ３ 前記の予定ビツト数はｎであることを特徴と
する前記特許請求の範囲第１項または第２項記載
の論理型情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16367884A JPS6142035A (ja) | 1984-08-03 | 1984-08-03 | 論理型情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16367884A JPS6142035A (ja) | 1984-08-03 | 1984-08-03 | 論理型情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6142035A JPS6142035A (ja) | 1986-02-28 |
| JPH0427575B2 true JPH0427575B2 (ja) | 1992-05-12 |
Family
ID=15778515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16367884A Granted JPS6142035A (ja) | 1984-08-03 | 1984-08-03 | 論理型情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142035A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641034A (en) * | 1987-06-24 | 1989-01-05 | Toshiba Corp | Computer device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5679352A (en) * | 1979-12-03 | 1981-06-29 | Nec Corp | Address generator |
| JPS5748141A (en) * | 1980-09-03 | 1982-03-19 | Hitachi Ltd | Address conversion system |
| JPS58115564A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | アドレス空間拡張方式 |
-
1984
- 1984-08-03 JP JP16367884A patent/JPS6142035A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5679352A (en) * | 1979-12-03 | 1981-06-29 | Nec Corp | Address generator |
| JPS5748141A (en) * | 1980-09-03 | 1982-03-19 | Hitachi Ltd | Address conversion system |
| JPS58115564A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | アドレス空間拡張方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6142035A (ja) | 1986-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4524416A (en) | Stack mechanism with the ability to dynamically alter the size of a stack in a data processing system | |
| EP0476722B1 (en) | Data processing system | |
| JP3248992B2 (ja) | マルチプロセッサ | |
| JPS6014341A (ja) | 基本命令セツト計算機システムにおけるトラツプ割込み方式 | |
| JPS62197830A (ja) | デ−タ処理システム | |
| JPH0248931B2 (ja) | ||
| US20020099922A1 (en) | Data processing apparatus including a plurality of pipeline processing mechanisms in which memory access instructions are carried out in a memory access pipeline | |
| JPS623461B2 (ja) | ||
| JPS60136832A (ja) | タグ付きデ−タを扱う論理型デ−タ処理装置 | |
| US4975837A (en) | Programmable unit having plural levels of subinstruction sets where a portion of the lower level is embedded in the code stream of the upper level of the subinstruction sets | |
| JPH0427575B2 (ja) | ||
| RU2066067C1 (ru) | Центральный процессор для многопроцессорной вычислительной системы | |
| JPH0192851A (ja) | アドレス空間切替装置 | |
| US5187782A (en) | Data processing system | |
| JPH0619713B2 (ja) | 論理型デ−タ処理装置 | |
| JP2573711B2 (ja) | マイクロサブルーチン制御方式 | |
| JPH0131218B2 (ja) | ||
| JPH011034A (ja) | コンピュ−タ装置 | |
| JPS59127154A (ja) | 電子計算機用命令解読装置 | |
| JP2743947B2 (ja) | マイクロプログラム制御方式 | |
| JPS61250753A (ja) | アドレス拡張方式 | |
| JPS6286442A (ja) | デ−タ処理装置 | |
| JPH01196639A (ja) | 情報処理装置 | |
| JPS59106048A (ja) | マイクロプロセツサシステム | |
| JPS58182772A (ja) | 転送機能を有する記憶装置 |