JPH0427575B2 - - Google Patents
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- JPH0427575B2 JPH0427575B2 JP59163678A JP16367884A JPH0427575B2 JP H0427575 B2 JPH0427575 B2 JP H0427575B2 JP 59163678 A JP59163678 A JP 59163678A JP 16367884 A JP16367884 A JP 16367884A JP H0427575 B2 JPH0427575 B2 JP H0427575B2
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- memory
- signal
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- data
- information processing
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- 230000015654 memory Effects 0.000 claims description 40
- 230000010365 information processing Effects 0.000 claims description 20
- 230000000873 masking effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 108091055254 miR-72 stem-loop Proteins 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 101100128412 Homo sapiens LILRB1 gene Proteins 0.000 description 1
- 102100025584 Leukocyte immunoglobulin-like receptor subfamily B member 1 Human genes 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
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- Devices For Executing Special Programs (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はPrologのような述語論理型言語の実
行に適した情報処理装置に係り、特に、データの
属性を識別するためのタグ(Tag)部と該データ
部とを1ワード(Word)内に入れた場合の、メ
モリ空間の拡大に適した方式を有する論理型情報
処理装置に関する。
行に適した情報処理装置に係り、特に、データの
属性を識別するためのタグ(Tag)部と該データ
部とを1ワード(Word)内に入れた場合の、メ
モリ空間の拡大に適した方式を有する論理型情報
処理装置に関する。
フオートラン(FORTRAN)言語で代表され
る手続き型言語(Procedural Language)では、
プロシジヤとデータとが分離しているが、
Prologのような論理型言語では、データの評価
に応じて処理内容が決められる。
る手続き型言語(Procedural Language)では、
プロシジヤとデータとが分離しているが、
Prologのような論理型言語では、データの評価
に応じて処理内容が決められる。
このため、このような論理型言語を効率よく実
行するために、データの属性を表わすためのフイ
ールド、即ちタグ(Tag)部を全てのデータに付
加することが行われる。
行するために、データの属性を表わすためのフイ
ールド、即ちタグ(Tag)部を全てのデータに付
加することが行われる。
このように、タグ部にデータの属性を集中させ
ることにより、言語処理系は、タグ部を評価する
ことによつて処理を行うことができるようにな
り、前述した論理型言語の処理効率を向上させる
ことができる。
ることにより、言語処理系は、タグ部を評価する
ことによつて処理を行うことができるようにな
り、前述した論理型言語の処理効率を向上させる
ことができる。
ところで、最近の情報処理装置では、基本的な
データ長を32ビツト−すなわち、4バイトとする
ものが多いので、このデータを表現するビツト長
(32ビツト)を維持しつつ、aビツトとタグ部を
付加しようとすると、その基本語長は、第1図a
に示すように、32ビツトよりもaビツトだけ長く
なるのが一般的であつた。
データ長を32ビツト−すなわち、4バイトとする
ものが多いので、このデータを表現するビツト長
(32ビツト)を維持しつつ、aビツトとタグ部を
付加しようとすると、その基本語長は、第1図a
に示すように、32ビツトよりもaビツトだけ長く
なるのが一般的であつた。
例えば、新世代コンピユータ技術開発機構(略
称ICOT)から発表されたマシンφ“ロジツクプ
ログラミング’83コンフアレンスレコード7.2
(1983)”では、32ビツトのデータ部と8ビツトの
タグ部とで1語を形成している。
称ICOT)から発表されたマシンφ“ロジツクプ
ログラミング’83コンフアレンスレコード7.2
(1983)”では、32ビツトのデータ部と8ビツトの
タグ部とで1語を形成している。
したがつて、マシンφでは、データ部の長さは
32ビツトであるが、1語長は40ビツトである。
32ビツトであるが、1語長は40ビツトである。
このように、1語長がデータのビツト長と異な
る場合は、従来の32ビツトを基本語長とするアー
キテクチヤとの混在が難しくなる。また、
FORTRANやPascalなどの言語とのリンケージ
も困難となつてくる。
る場合は、従来の32ビツトを基本語長とするアー
キテクチヤとの混在が難しくなる。また、
FORTRANやPascalなどの言語とのリンケージ
も困難となつてくる。
そこで、この対策として、第1図bに示すよう
に、基本語長32ビツト内にタグ部とデータ部の両
方を入れる方式が考えられる。この方式により、
前述した問題点を解決することができる。
に、基本語長32ビツト内にタグ部とデータ部の両
方を入れる方式が考えられる。この方式により、
前述した問題点を解決することができる。
しかし、基本語長である32ビツト内の1部をタ
グ部に割り当てるため、データ部のビツト長が短
くなり−すなわち、アドレス指定用のビツト数が
少なくなり、その分メモリアクセス空間が狭くな
るという欠点があつた。
グ部に割り当てるため、データ部のビツト長が短
くなり−すなわち、アドレス指定用のビツト数が
少なくなり、その分メモリアクセス空間が狭くな
るという欠点があつた。
本発明の目的は、論理型情報処理装置に於い
て、従来の情報処理装置の基本語長と同一である
32ビツト内に、タグ部とデータ部とを入れた場合
にも、十分なメモリアクセス空間を得ることので
きる手段を備えた、論理型情報処理装置を提供す
ることにある。
て、従来の情報処理装置の基本語長と同一である
32ビツト内に、タグ部とデータ部とを入れた場合
にも、十分なメモリアクセス空間を得ることので
きる手段を備えた、論理型情報処理装置を提供す
ることにある。
論理型情報処理装置で扱うデータには全てタグ
が付加されており、データのリード・ライトのた
めのメモリアクセスは、ワード単位だけとなる。
一方、情報処理装置では、通常メモリのアドレス
はバイト単位に付けられている。
が付加されており、データのリード・ライトのた
めのメモリアクセスは、ワード単位だけとなる。
一方、情報処理装置では、通常メモリのアドレス
はバイト単位に付けられている。
そこで、タグ付きデータのリード・ライト時に
は、メモリアクセスのためのアドレスを4倍(2
ビツト左へシフト)にしてワード単位のアドレス
に変換することにより、メモリアクセス空間を拡
大することができる。
は、メモリアクセスのためのアドレスを4倍(2
ビツト左へシフト)にしてワード単位のアドレス
に変換することにより、メモリアクセス空間を拡
大することができる。
本発明は前述の事情に着目してなされたもので
あり、 (1) 1ワードが2nバイトで構成され、 (2) アドレスがバイト単位に割付けられており、
さらに (3) ワード単位にアクセスすること、 を前提とした場合、タグ付データへのアクセスの
ためのアドレスをnビツト左へシフトする(2n倍
する)ことによつて、ワード単位のアクセスを可
能とし、メモリアクセス空間を拡大するようにし
た点に特徴がある。
あり、 (1) 1ワードが2nバイトで構成され、 (2) アドレスがバイト単位に割付けられており、
さらに (3) ワード単位にアクセスすること、 を前提とした場合、タグ付データへのアクセスの
ためのアドレスをnビツト左へシフトする(2n倍
する)ことによつて、ワード単位のアクセスを可
能とし、メモリアクセス空間を拡大するようにし
た点に特徴がある。
以下、本発明の一実施例を第2図〜第6図によ
り説明する。
り説明する。
第2図は、本発明を適用した論理型情報処理装
置の一例の全体構成を示すブロツク図である。
置の一例の全体構成を示すブロツク図である。
該処理装置はメモリ(MEM)10、リードレ
ジスタ(RDR)20、メモリアドレスレジスタ
(MAR)30、ライトデータレジスタ(WRD)
40、命令及びタグデコーダ(DEC)50、タ
グマスク回路(MASK)60、マイクロプログ
ラムコントローラ(MPC)70、算術論理演算
器及びレジスタフアイル回路(RALU)80、
バス(BUS)90、およびメモリアドレスを4
倍にするためのシフタ(SFT)100を主な構
成要素として構成される。
ジスタ(RDR)20、メモリアドレスレジスタ
(MAR)30、ライトデータレジスタ(WRD)
40、命令及びタグデコーダ(DEC)50、タ
グマスク回路(MASK)60、マイクロプログ
ラムコントローラ(MPC)70、算術論理演算
器及びレジスタフアイル回路(RALU)80、
バス(BUS)90、およびメモリアドレスを4
倍にするためのシフタ(SFT)100を主な構
成要素として構成される。
MAR30には、MEM10へのメモリアクセ
スのためのアドレスがセツトされる。そして、メ
モリリードの場合には、MEM10より読み出し
たデータが、RDR20にセツトされる。
スのためのアドレスがセツトされる。そして、メ
モリリードの場合には、MEM10より読み出し
たデータが、RDR20にセツトされる。
また、メモリライトの場合には、まず、BUS
90を介して、書き込みデータWDR40にセツ
トしてから、MEM10へ書き込みが行われる。
90を介して、書き込みデータWDR40にセツ
トしてから、MEM10へ書き込みが行われる。
MEM10より読み出されてRDR20に取り込
まれた命令又はオペランドは、DEC50により
デコードされる(なお、オペランドの場合は、タ
グ部分のみがデコードされる)。そして、前記デ
コードの結果が、信号線200によりMPC70
へ送られる。
まれた命令又はオペランドは、DEC50により
デコードされる(なお、オペランドの場合は、タ
グ部分のみがデコードされる)。そして、前記デ
コードの結果が、信号線200によりMPC70
へ送られる。
また一方、RDR20に取り込まれたオペラン
ドは、MASK60によりタグ部分がマスクされ
て、RALU80のレジスタフアイル又はBUS9
0に送られる。
ドは、MASK60によりタグ部分がマスクされ
て、RALU80のレジスタフアイル又はBUS9
0に送られる。
SFT100は、タグ付きデータの読み出し時
に、MPC70から発生されるシフト信号201
に応答して、BUS90から得たアドレス210
を、2ビツト左へシフトする−すなわち、4倍す
る。
に、MPC70から発生されるシフト信号201
に応答して、BUS90から得たアドレス210
を、2ビツト左へシフトする−すなわち、4倍す
る。
そして、前記SFT100は、MAR30に対し
て、読み出し用のアドレス211を送り出す。
て、読み出し用のアドレス211を送り出す。
なお、MPC70は、該論理型情報処理装置全
体のコントロールを行うための諸種の信号を発生
する。
体のコントロールを行うための諸種の信号を発生
する。
第3図はMPC70の詳細を示すブロツク図で
ある。
ある。
MPC70は、マイクロプログラムを記憶して
おくメモリ(WCS)71、WCS71から読み出
されたマイクロ命令を記憶するマイクロ命令レジ
スタ(MIR)72、次に読み出すべきマイクロ
命令のアドレスを選択するセレクタ(SEL)7
3、タグ判定による多分岐を行うためにアドレス
を合成する回路(CON)74、および、次のマ
イクロ命令を読み出すためのアドレスを作成する
インクリメンタ(INC)75を主な構成要素とす
る。
おくメモリ(WCS)71、WCS71から読み出
されたマイクロ命令を記憶するマイクロ命令レジ
スタ(MIR)72、次に読み出すべきマイクロ
命令のアドレスを選択するセレクタ(SEL)7
3、タグ判定による多分岐を行うためにアドレス
を合成する回路(CON)74、および、次のマ
イクロ命令を読み出すためのアドレスを作成する
インクリメンタ(INC)75を主な構成要素とす
る。
第4図は、第2図に示す論理型情報処理装置で
用いる命令フオーマツトを示す図である。図から
明らかなように、その内の1ビツト(図示の例で
は、最上位ビツト)110は、タグ付きデータへ
のアクセスか否かを示すために割り当ててある。
用いる命令フオーマツトを示す図である。図から
明らかなように、その内の1ビツト(図示の例で
は、最上位ビツト)110は、タグ付きデータへ
のアクセスか否かを示すために割り当ててある。
例えば、第4図の最上位ビツト110が“0”
のときは、「タグ付データへのアクセスは行なわ
ない」ことを意味し、反対に、最上位ビツト11
0が“1”のときは、「タグ付データへのアクセ
スを行なう」ことを意味する。
のときは、「タグ付データへのアクセスは行なわ
ない」ことを意味し、反対に、最上位ビツト11
0が“1”のときは、「タグ付データへのアクセ
スを行なう」ことを意味する。
また、前記命令フオーマツトの残りの桁(第4
図で*印で示された部分)には“0”または
“1”が割当てられる。
図で*印で示された部分)には“0”または
“1”が割当てられる。
第2図のDEC50では、RDR20から転送さ
れた命令フオーマツトをデコードする際に、該命
令フオーマツト内のタグ付きデータへのアクセス
か否かを示すビツト(以下、単に識別ビツトと称
する)を調べて、該命令フオーマツトに対応する
マイクロプログラムの先頭アドレスを信号線20
0に出力する。
れた命令フオーマツトをデコードする際に、該命
令フオーマツト内のタグ付きデータへのアクセス
か否かを示すビツト(以下、単に識別ビツトと称
する)を調べて、該命令フオーマツトに対応する
マイクロプログラムの先頭アドレスを信号線20
0に出力する。
次に、第3図を用いてMPC70の動作を説明
する。
する。
前述のように、命令をデコードした結果が信号
線200より送られて来る。該デコードされた命
令をSEL73により選択し、WCS71へのアド
レスとして出力する。これにより、該命令に対応
するマイクロ命令を読み出し、MIR72にセツ
トする。
線200より送られて来る。該デコードされた命
令をSEL73により選択し、WCS71へのアド
レスとして出力する。これにより、該命令に対応
するマイクロ命令を読み出し、MIR72にセツ
トする。
続いて、該MIR72にセツトされたマイクロ
命令を実行する。このとき、該マイクロ命令が、
タグ付きデータの読み出し、又は書き込みのため
の、メモリアドレスのセツトであれば、MIR7
2からSFT100へのシフト信号201が出力
される。
命令を実行する。このとき、該マイクロ命令が、
タグ付きデータの読み出し、又は書き込みのため
の、メモリアドレスのセツトであれば、MIR7
2からSFT100へのシフト信号201が出力
される。
通常、1つの命令は複数のマイクロ命令により
構成されているので、INC75は、次のマイクロ
命令を読み出すために、現在のマイクロ命令のア
ドレスを1つインクリメントしてSEL73の入力
とする。
構成されているので、INC75は、次のマイクロ
命令を読み出すために、現在のマイクロ命令のア
ドレスを1つインクリメントしてSEL73の入力
とする。
また、前述したように、論理型言語では、デー
タの評価により処理が決定される。
タの評価により処理が決定される。
第3図では、読み出したデータのタグ部をデコ
ードした結果の信号(信号線200上の信号)
と、MIR72からのタグ判定信号203とを
CON74に供給し、該データに対応する処理を
行うためのマイクロ命令のアドレスを合成するこ
とにより、前記の処理決定を実現している。
ードした結果の信号(信号線200上の信号)
と、MIR72からのタグ判定信号203とを
CON74に供給し、該データに対応する処理を
行うためのマイクロ命令のアドレスを合成するこ
とにより、前記の処理決定を実現している。
このような合成の仕方は、既に知られているの
で、説明は省略する。
で、説明は省略する。
第5図は、1ワードが32ビツトからなる場合の
SFT100の詳細を示している。該SFT100
は2入力ANDゲート101〜164、2入力OR
ゲート165〜197、およびインバータ199
から構成されている。
SFT100の詳細を示している。該SFT100
は2入力ANDゲート101〜164、2入力OR
ゲート165〜197、およびインバータ199
から構成されている。
次に第6図を用いて、基本語長32ビツトの内4
ビツトをタグ部とした場合の、第5図の動作を説
明する。
ビツトをタグ部とした場合の、第5図の動作を説
明する。
第2,5図に於いて、MPC70からのシフト
信号201が出ていない(Low状態である)場
合には、インバータ199により、奇数番号の
ANDゲート101,103,……163が選ら
ばれる。それ故に、SFT100への入力信号
(アドレス)210は、そのままMAR30への
入力信号(アドレス)211となつて出力され
る。
信号201が出ていない(Low状態である)場
合には、インバータ199により、奇数番号の
ANDゲート101,103,……163が選ら
ばれる。それ故に、SFT100への入力信号
(アドレス)210は、そのままMAR30への
入力信号(アドレス)211となつて出力され
る。
その結果、第6図aに示すように、MAR30
には、アドレスとして使用できないタグ部に割り
当てた上位4ビツトがマスクされた形のままで、
アドレス210がセツトされる。
には、アドレスとして使用できないタグ部に割り
当てた上位4ビツトがマスクされた形のままで、
アドレス210がセツトされる。
すなわち、同図aにおいて、MAR30の下位
側の第0〜27ビツトには、アドレス210と同じ
アドレス211を表わすための“0”または
“1”がセツトされるが、その上位の第28〜31ビ
ツトにはすべて“0”がセツトされる。
側の第0〜27ビツトには、アドレス210と同じ
アドレス211を表わすための“0”または
“1”がセツトされるが、その上位の第28〜31ビ
ツトにはすべて“0”がセツトされる。
一方、第2,5図に於いて、MPC70からシ
フト信号201が出力される(High状態になる)
と、偶数番号のANDゲート102,104,…
…164が選らばれるようになる。
フト信号201が出力される(High状態になる)
と、偶数番号のANDゲート102,104,…
…164が選らばれるようになる。
この時、明らかなように、SFT100への入
力信号(アドレス)210は、その全体が2ビツ
ト左へシフトされ、下位2ビツトが“0”となつ
た形で、MAR30への入力信号(アドレス)2
11として出力される。
力信号(アドレス)210は、その全体が2ビツ
ト左へシフトされ、下位2ビツトが“0”となつ
た形で、MAR30への入力信号(アドレス)2
11として出力される。
その結果、第6図bに示すように、MAR30
には、BUS90を介して送られて来たアドレス、
すなわち入力信号210を4倍にした新たなアド
レス211が、MEM10へのアドレスとしてセ
ツトされる。
には、BUS90を介して送られて来たアドレス、
すなわち入力信号210を4倍にした新たなアド
レス211が、MEM10へのアドレスとしてセ
ツトされる。
このとき、本来のアドレスの上位2ビツトが切
り捨てられることになるが、該上位2ビツトはタ
グ部に割り当てられており、アドレスとしては使
用できないようにマスクされているので、何ら支
障はない。
り捨てられることになるが、該上位2ビツトはタ
グ部に割り当てられており、アドレスとしては使
用できないようにマスクされているので、何ら支
障はない。
前述のようにして、MAR30にセツトされた
アドレス211にしたがつてMEM10をアクセ
スするので、メモリアクセス空間を4倍にするこ
とができる。
アドレス211にしたがつてMEM10をアクセ
スするので、メモリアクセス空間を4倍にするこ
とができる。
なお、以上では1ワードが4バイト−すなわち
22バイトで構成されている場合の実施例について
述べたが、本発明は、一般的に、1ワードが2nバ
イトで構成されている場合には拡張できるもので
ある。
22バイトで構成されている場合の実施例について
述べたが、本発明は、一般的に、1ワードが2nバ
イトで構成されている場合には拡張できるもので
ある。
すなわち、1ワードが2nバイトで構成されてお
り、バイド単位にアドレスが割当てられ、かつワ
ード単位にメモリへのアクセスがなされる場合、
タグ付データへのアクセス時に、アドレス部分を
左へnビツトシフトすることにより、メモリアク
セス空間を2n倍にすることができる。
り、バイド単位にアドレスが割当てられ、かつワ
ード単位にメモリへのアクセスがなされる場合、
タグ付データへのアクセス時に、アドレス部分を
左へnビツトシフトすることにより、メモリアク
セス空間を2n倍にすることができる。
第2図〜第6図に示した実施例は、論理型言語
で記述されたプログラムを命令形式にコンパイル
して、各命令を実行して行くコンパイラ方式の場
合を示しているが、本発明はこれに限定されてい
る訳ではなく、プログラムを解釈・実行していく
インタープリタ方式の場合に適用されてもよい。
で記述されたプログラムを命令形式にコンパイル
して、各命令を実行して行くコンパイラ方式の場
合を示しているが、本発明はこれに限定されてい
る訳ではなく、プログラムを解釈・実行していく
インタープリタ方式の場合に適用されてもよい。
インタープリタ方式の場合には、メモリアクセ
スのモードを全てワード単位に統一することがで
きる。そこで、インタープリタが作動しているこ
とを示すモードフラグを設けて、このフラグが立
つているならば、メモリアクセスのためのアドレ
スを全てnビツト左へシフトすればよい。
スのモードを全てワード単位に統一することがで
きる。そこで、インタープリタが作動しているこ
とを示すモードフラグを設けて、このフラグが立
つているならば、メモリアクセスのためのアドレ
スを全てnビツト左へシフトすればよい。
本発明によれば、論理型情報処理装置に於い
て、従来の情報処理装置と基本語長を同一にしな
がら、基本語長内に、データと該データの属性を
示すタグ部とを含ませた場合のメモリアクセス空
間を、本発明を用いなかつた場合の4倍(一般に
は、2n倍)に拡大することができるので、論理型
言語により実用的なシステムを構成する場合に
も、十分なメモリ空間を得ることが可能となる。
て、従来の情報処理装置と基本語長を同一にしな
がら、基本語長内に、データと該データの属性を
示すタグ部とを含ませた場合のメモリアクセス空
間を、本発明を用いなかつた場合の4倍(一般に
は、2n倍)に拡大することができるので、論理型
言語により実用的なシステムを構成する場合に
も、十分なメモリ空間を得ることが可能となる。
第1図は論理型情報処理装置で用いるデータ形
式を示した図、第2図は本発明の一実施例である
論理型情報処理装置の全体構成を示すブロツク
図、第3図は第2図に於けるマイクロプログラム
コントローラ(MPC)の詳細ブロツク図、第4
図は第2図に示す論理型情報処理装置で用いる命
令フオーマツトを示した図、第5図は第2図に於
けるシフタ(SFT)の構成を示す詳細ブロツク
図、第6図は第5図に示すシフタ(SFT)の動
作説明図である。 10……メモリ(MEM)、20……リードレ
ジスタ(RDR)、30……メモリアドレスレジス
タ(MAR)、40……ライトデータレジスタ
(WRD)、50……命令及びタグデコーダ
(DEC)、60……タグマスク回路(MSK)、7
0……マイクロプログラムコントローラ
(MPC)、71……メモリ(WCS)、72……マ
イクロ命令レジスタ(MIR)、73……アドレス
セレクタ(SEL)、74……アドレス合成回路
(CON)、75……インクリメンタ(INC)、80
……算術論理演算器及びレジスタフアイル回路
(RALU)、90……バス(BUS)、100……シ
フタ(SFT)、201……SFTへのシフト信号、
210……アドレス信号、211……アドレス。
式を示した図、第2図は本発明の一実施例である
論理型情報処理装置の全体構成を示すブロツク
図、第3図は第2図に於けるマイクロプログラム
コントローラ(MPC)の詳細ブロツク図、第4
図は第2図に示す論理型情報処理装置で用いる命
令フオーマツトを示した図、第5図は第2図に於
けるシフタ(SFT)の構成を示す詳細ブロツク
図、第6図は第5図に示すシフタ(SFT)の動
作説明図である。 10……メモリ(MEM)、20……リードレ
ジスタ(RDR)、30……メモリアドレスレジス
タ(MAR)、40……ライトデータレジスタ
(WRD)、50……命令及びタグデコーダ
(DEC)、60……タグマスク回路(MSK)、7
0……マイクロプログラムコントローラ
(MPC)、71……メモリ(WCS)、72……マ
イクロ命令レジスタ(MIR)、73……アドレス
セレクタ(SEL)、74……アドレス合成回路
(CON)、75……インクリメンタ(INC)、80
……算術論理演算器及びレジスタフアイル回路
(RALU)、90……バス(BUS)、100……シ
フタ(SFT)、201……SFTへのシフト信号、
210……アドレス信号、211……アドレス。
Claims (1)
- 【特許請求の範囲】 1 タグおよびデータを記憶するメモリを備え、
1ワードが2nバイトで構成され、前記メモリ上の
アドレスがバイト単位に割当てられ、かつワード
単位にメモリへのアクセスがなされる論理型情報
処理装置において、前記メモリから読出されたデ
ータを一時記憶するリードレジスタと、前記リー
ドレジスタに取込まれた命令が、前記メモリ内の
タグ付データをアクセスするものかどうかを認識
するデコーダと、前記デコーダの出力を供給さ
れ、所定のシフト信号およびマスク信号を発生す
るマイクロプログラムコントローラと、前記マス
ク信号にしたがつて、前記リードレジスタの記憶
内容のうちのタグ部分をマスクして、これを算術
論理演算器及びレジスタフアイル回路、またはバ
スに供給するタグマスクと、前記のようにマスク
された信号をアドレス信号として入力され、前記
シフト信号が発生されていないときは、前記アド
レス信号をそのまゝ出力し、また前記シフト信号
が発生されているときは、前記アドレス信号を予
定ビツトだけ左へシフトして出力するシフタと、
前記シフタの出力アドレスにしたがつて前記メモ
リをアクセスする手段とを具備したことを特徴と
する論理型情報処理装置。 2 前記のマスクされた信号は、算術論理演算器
及びレジスタフアイル回路、またはバスを介して
シフタに入力されることを特徴とする前記特許請
求の範囲第1項記載の論理型情報処理装置。 3 前記の予定ビツト数はnであることを特徴と
する前記特許請求の範囲第1項または第2項記載
の論理型情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16367884A JPS6142035A (ja) | 1984-08-03 | 1984-08-03 | 論理型情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16367884A JPS6142035A (ja) | 1984-08-03 | 1984-08-03 | 論理型情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6142035A JPS6142035A (ja) | 1986-02-28 |
JPH0427575B2 true JPH0427575B2 (ja) | 1992-05-12 |
Family
ID=15778515
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16367884A Granted JPS6142035A (ja) | 1984-08-03 | 1984-08-03 | 論理型情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6142035A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS641034A (en) * | 1987-06-24 | 1989-01-05 | Toshiba Corp | Computer device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5679352A (en) * | 1979-12-03 | 1981-06-29 | Nec Corp | Address generator |
JPS5748141A (en) * | 1980-09-03 | 1982-03-19 | Hitachi Ltd | Address conversion system |
JPS58115564A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | アドレス空間拡張方式 |
-
1984
- 1984-08-03 JP JP16367884A patent/JPS6142035A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5679352A (en) * | 1979-12-03 | 1981-06-29 | Nec Corp | Address generator |
JPS5748141A (en) * | 1980-09-03 | 1982-03-19 | Hitachi Ltd | Address conversion system |
JPS58115564A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | アドレス空間拡張方式 |
Also Published As
Publication number | Publication date |
---|---|
JPS6142035A (ja) | 1986-02-28 |
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