JP3248992B2 - マルチプロセッサ - Google Patents

マルチプロセッサ

Info

Publication number
JP3248992B2
JP3248992B2 JP17335493A JP17335493A JP3248992B2 JP 3248992 B2 JP3248992 B2 JP 3248992B2 JP 17335493 A JP17335493 A JP 17335493A JP 17335493 A JP17335493 A JP 17335493A JP 3248992 B2 JP3248992 B2 JP 3248992B2
Authority
JP
Japan
Prior art keywords
instruction
vector
unit
scalar
register
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP17335493A
Other languages
English (en)
Other versions
JPH0728761A (ja
Inventor
登夫 久間
賢一 坂井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP17335493A priority Critical patent/JP3248992B2/ja
Priority to US08/254,758 priority patent/US5561808A/en
Publication of JPH0728761A publication Critical patent/JPH0728761A/ja
Application granted granted Critical
Publication of JP3248992B2 publication Critical patent/JP3248992B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/3017—Runtime instruction translation, e.g. macros
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8053—Vector processors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3877—Concurrent instruction execution, e.g. pipeline, look ahead using a slave processor, e.g. coprocessor

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はスーパコンピュータのよ
うに、スカラ命令を実行するスカラユニットと、ベクト
ル命令を実行するベクトルユニットとを備えたマルチプ
ロセッサシステムに係り、更に詳しくはアーキテクチャ
が異なる複数のスカラユニットから送られるベクトル命
令を単一のベクトルユニットによって処理することを可
能とする非対称ベクトルマルチプロセッサに関する。
【０００２】
【従来の技術】近年のデータ処理システムの高性能化に
伴って、複数のプロセッサをデータ処理システムの内部
に設けたり、あるいは例えば演算や画像処理を専門に実
行する専用プロセッサが設けられる傾向がある。例えば
スーパコンピュータにおいては、一般にスカラ演算を実
行するスカラプロセッサとベクトル演算を実行するベク
トルプロセッサとが備えられており、スカラプロセッサ
においてベクトル演算命令が検出されると、その命令は
ベクトルプロセッサに送られて実行されるような形式に
なっている。
【０００３】ベクトルプロセッサは、繰り返し演算を高
速に行うプロセッサであり、特に同一演算の繰り返しを
頻繁に必要とする画像処理やシミュレーション等の分野
で有効なものである。
【０００４】ベクトルプロセッサは、例えば、ＦＯＲＴ
ＲＡＮ言語でのＤＯループ、すなわち、 DO 10Ｉ＝1,100 C(I)＝A(I)*B(I) 10 CONTINUE で表されるような繰り返し演算に対して最適化されたア
ーキテクチャを持っている。
【０００５】一定の演算を複数のデータに対して繰り返
すような処理をベクトル処理といい、大量の繰り返し演
算を行う演算装置にあっては、ベクトル処理を高速に実
行することが必要となる。
【０００６】ここで、一般のＭＰＵ（Micro Processing
Unit)では、前述のような繰り返し乗算を 100回繰り返
す式が与えられた場合、乗算命令ＭＵＬを 100回展開す
ることにより行うことになり、この場合、命令のフェッ
チ、デコード、オペランドの読み出しや書き込み等も 1
00回繰り返すことになる。
【０００７】これに対し、ベクトルプロセッサでは、ベ
クトル命令として、乗算やその他の演算、入出力命令等
が与えられると、予めレジスタで指定された繰り返し数
（ベクトル長）の演算を連続して１命令で処理するた
め、99回分の命令のフェッチ、デコード時間等を省略で
きる。
【０００８】したがって、ベクトルプロセッサを用いて
ベクトル処理を行うことにより高能率で演算ができ、ト
ータルの演算時間を大幅に短縮できる。また、ベクトル
プロセッサでは、同じループ内に存在する他の命令や、
入出力命令を並列に実行できるように複数の演算器を持
っているため、例えば、前述したＦＯＲＴＲＡＮ言語で
のＤＯループ内に加算命令が追加されていた場合、すな
わち、 DO 10Ｉ＝1,100 C(I)＝A(I)*B(I) F(1)＝D(I)+E(I) 10 CONTINUE で表されるような繰り返し演算となっていた場合、演算
に対する効率がさらにアップする。
【０００９】前述のように、例えばスーパコンピュータ
では、スカラプロセッサ（スカラユニット）で検出され
たベクトル命令はベクトルプロセッサ（ベクトルユニッ
ト）に送られて実行されるが、これに関連して２つのス
カラユニットが１つのベクトルユニットに接続されたＤ
ＳＰ（デュアル・スカラ・プロセッサ）システムがあ
る。図８はこのこのＤＳＰシステムの構成ブロック図で
ある。
【００１０】図８において、２つのスカラユニット７
１，７２、およびベクトルユニット７３がそれぞれ主記
憶装置７０に接続され、また各スカラユニット７１，７
２はベクトルユニット７３に接続されている。このＤＳ
Ｐシステムではベクトルユニット内のベクトル命令実行
部の切換えを行うことにより、２つのスカラユニットか
ら送られるベクトル命令の実行がなされている。この場
合ベクトルユニットに接続される２つのスカラユニット
のアーキテクチャは１種類のみに限られていた。
【００１１】
【発明が解決しようとする課題】近年様々な特徴を持つ
アーキテクチャが開発され、それらの中でもＲＩＳＣ
（リデュースド・インストラクション・セット・コンピ
ュータ）アーキテクチャの性能向上は著しいものがあ
る。しかしながら、そのような新しいアーキテクチャを
スカラユニットとベクトルユニットとを備えたスーパコ
ンピュータのスカラユニット用に採用するためには従来
のオペレーションシステム（ＯＳ）を新しいアーキテク
チャ用のＯＳに取り換えなければならず、新しいアーキ
テクチャ用のＯＳがない場合には新しいＯＳを新規に開
発しなければ実際に使用することができないという問題
点があった。また新しいアーキテクチャを採用する場合
には、これまでに蓄積されている従来のアーキテクチャ
を用いたソフトウェア資産が使用できなくなるという問
題点もあった。
【００１２】また前述のＤＳＰシステムにおいてスカラ
ユニットのアーキテクチャの種類が１種類に限られてい
たために、２つのスカラユニットのうち一方に従来のア
ーキテクチャを採用し、他方に新しいアーキテクチャを
採用するということはできないという問題点があった。
【００１３】本発明は、例えば前述のＤＳＰシステムに
おいて１つのベクトルユニットに対して異なるアーキテ
クチャを有する複数のスカラユニットを接続し、アーキ
テクチャの異なるスカラユニットから送られるベクトル
命令を１つのベクトルユニットによって処理可能とする
ことを目的とする。
【００１４】
【課題を解決するための手段】図１は本発明の原理構成
ブロック図である。同図は異なるアーキテクチャを有
し、スカラ命令を処理する複数のスカラユニット１と、
スカラユニット１から送られるベクトル命令を処理する
ベクトルユニット２とを備えた非対称ベクトルマルチプ
ロセッサにおいて、単一のベクトルユニット２によって
複数のアーキテクチャに対応するベクトル命令を実行可
能とする本発明の原理構成ブロック図である。
【００１５】図１において、命令変換手段３はベクトル
ユニット２の内部に、複数のスカラユニットが有するア
ーキテクチャの１つ以上にそれぞれ対応して備えられ、
１つ以上の各アーキテクチャに対応するスカラユニット
１から送られるベクトル命令をベクトルユニット２の内
部で処理可能な命令形式に変換するものである。
【００１６】ベクトル命令実行手段４はベクトルユニッ
ト２の内部に備えられ、命令変換手段３から送られる変
換後のベクトル命令を実行するものである。なお、図１
において、一部のスカラユニットから命令変換手段３を
経由することなく直接ベクトル命令実行手段４に対して
ベクトル命令が送られているが、これはスカラユニット
１とベクトルユニット２とで用いられているアーキテク
チャが同一の場合に対応し、この場合は命令変換を行う
必要がないため命令変換手段３を経由することなくスカ
ラユニット１からベクトル命令がベクトル命令実行手段
４に送られ、ベクトル命令が実行される。
【００１７】
【作用】本発明においては、図１の原理構成に加えて、
例えばベクトルユニット２に接続されている各スカラユ
ニット１のアーキテクチャを示すデータを保持する構成
制御レジスタがベクトルユニット２の内部に備えられ、
この構成制御レジスタから命令変換手段３、例えば命令
変換回路にそのアーキテクチャを示すデータが出力さ
れ、そのデータに応じて命令変換回路によってスカラユ
ニット１から送られるベクトル命令がベクトルユニット
２の内部で処理可能な命令形式に変換されて、ベクトル
命令実行手段４によって実行される。
【００１８】従って、単一のベクトルユニットによっ
て、複数の異なるアーキテクチャを有するスカラユニッ
トから送られる形式の異なるベクトル命令の処理を行う
ことが可能となる。
【００１９】
【実施例】図２は本発明を用いるＤＳＰシステムの実施
例の構成ブロック図である。同図においては、２つの異
なるアーキテクチャＡ，Ｂを有する２つのスカラユニッ
トが１つのベクトルユニットに接続されている。すなわ
ちアーキテクチャＡを有するスカラユニット１１は接続
線１１ａを介して、またアーキテクチャＢを有するスカ
ラユニット１２は接続線１２ａを介してベクトルユニッ
ト１３に接続されている。
【００２０】ベクトルユニット１３はスカラユニット１
１からのベクトル命令の変換を行う命令変換回路２１、
スカラユニット１２からのベクトル命令の変換を行う命
令変換回路２２、２つの命令変換回路２１，２２に対し
て、それぞれに接続されているスカラユニットにおいて
用いられているアーキテクチャの種類を示すデータを出
力する構成制御レジスタ２３、および２つの命令変換回
路２１，２２から出力されたベクトル命令を実行するベ
クトル命令実行部２４によって構成されている。そして
ベクトルユニット１３内の構成制御レジスタ２３の格納
内容は端末１４から設定される。
【００２１】図２の実施例の動作を具体的なベクトル命
令の例を用いて説明する。その例として、以下に示すよ
うに同じ目的の命令でありながら、アーキテクチャの相
違によって形式の異なる，の命令があるものとす
る。
【００２２】 ＶＡ Ｒ１ Ｒ２ Ｒ３ → ５Ｆ
００１ ００２ ００３ ＶＡ Ｒ３ Ｒ２ Ｒ１ → ７Ｆ ００３ ００
２ ００１ 命令はスカラユニット１１で用いられるアーキテクチ
ャＡの形式のベクトル命令であり、Ｒ３のフィールドで
示されるベクトルレジスタ００３の内容とＲ２のフィー
ルドで示されるベクトルレジスタ００２との内容を加算
して、Ｒ１のフィールドで示されるベクトルレジスタ０
０１にその結果を書き込めという命令であり、アーキテ
クチャＡにおいてこの命令のオペレーションコードは５
Ｆである。
【００２３】の命令はスカラユニット１２で用いられ
るアーキテクチャＢの形式で同じ命令を表現したもので
ある。ベクトルユニット１３がアーキテクチャＡの形式
のベクトル命令を処理するように作られているものと
すると、スカラユニット１２から送られるアーキテクチ
ャＢの形式のベクトル命令に対しては命令のオペレー
ションコードを７Ｆから５Ｆに変換し、かつＲ３とＲ１
のフィールドのレジスタ番号を入れ替える必要がある。
【００２４】図３は図２における命令変換回路２２の概
略構成ブロック図である。前述のようにスカラユニット
１２からアーキテクチャＢの形式で表現されたベクトル
命令が送られるものとして、この命令変換回路の動作
を説明する。
【００２５】図３において命令変換回路２２は、変換前
の命令を保持するレジスタ３３、変換後の命令を保持す
るレジスタ３４、オペレーションコードの変換を行うオ
ペコード変換回路３１、レジスタ番号の入れ替えを行う
ための９つのアンドゲート３５〜４３、およびこれらの
アンドゲートに対する制御信号を出力するデコーダ３２
から構成され、オペコード変換回路３１、およびデコー
ダ３２に対しては、図２の構成制御レジスタ２３からス
カラユニット１２で用いられているアーキテクチャを識
別するためのアーキテクチャ識別ビット（後述）の内容
が出力される。
【００２６】スカラユニット１２から送られたアーキテ
クチャＢの形式のベクトル命令の内容はレジスタ３３
に格納される。構成制御レジスタ２３はスカラユニット
１１および１２が接続されているか否かをコネクト状態
として示すビットをそれぞれ備え、このビットの内容が
‘１’の時にはそのビットに対応するスカラユニットが
接続されていることが示される。ここではスカラユニッ
ト１１とスカラユニット１２に対するコネクトビットの
内容は共に‘１’となっており、ベクトルユニット１３
に対してスカラユニット１１，１２が接続されているこ
とが示されている。
【００２７】また構成制御レジスタ２３は、それぞれの
スカラユニットに対してそのスカラユニットで用いられ
ているアーキテクチャを識別するアーキテクチャ識別ビ
ットを備えており、ここではこのビットが‘０’の時に
はアーキテクチャがＡであることを示し、‘１’の時に
はアーキテクチャＢであることを示すものとする。前述
のようにベクトルユニット１３はアーキテクチャＡを用
いているために、このビットが‘１’である時には命令
形式の変換が必要であることになる。
【００２８】そこで構成制御レジスタ２３から、スカラ
ユニット１２のアーキテクチャ識別ビットが‘１’であ
ること、すなわち命令形式の変換を行うべきことが接続
線２３ｂを経由してオペコード変換回路３１とデコーダ
３２とに送られる。オペコード変換回路３１はこの信号
に対応してレジスタ３３に格納されているオペレーショ
ンコード７Ｆを５Ｆに変換してレジスタ３４に格納す
る。
【００２９】一方、デコーダ３２は構成制御レジスタ２
３からの信号を受け取ると、オペコード７Ｆをデコード
してアンドゲート３５，３６および３７を開けるための
制御信号を出力する。これらのアンドゲートが開けられ
ることによって、前述の命令におけるフィールドＲ１
とＲ３のレジスタ番号が入れ替えられ、結果としてレジ
スタ３４にはオペレーションコードが５Ｆに変換され、
フィールドＲ１とＲ３のレジスタ番号が入れ替えられた
状態、すなわちアーキテクチャＡの命令形式に変換され
たベクトル命令が格納される。この命令は接続線２２ａ
を介してベクトル命令実行部２４に送られ、命令が実行
される。
【００３０】図２のスカラユニット１１に接続されてい
る命令変換回路２１の構成も図３と全く同様であるが、
この回路に対しては構成制御レジスタ２３から接続線２
３ａを介してスカラユニット１１のアーキテクチャ識別
ビットの内容が‘０’として出力され、命令形式の変換
を行う必要がないためにオペコード変換回路３１による
変換が行われず、またデコーダ３２からアンドゲート３
８，３６、および３９を開くための制御信号が出力さ
れ、レジスタ番号の入れ替えが行われることなく、レジ
スタ３４への命令格納が行われる。
【００３１】図４は図３にその概略を示した命令変換回
路の詳細構成ブロック図である。同図においては、図３
で概念的にそれぞれ１個だけで示したアンドゲート３５
〜４３がそれぞれ８個のアンドゲートで構成される点
と、オペコード変換回路３１とレジスタ３３，３４、お
よびデコーダ３２とレジスタ３３の間の接続がより詳細
に示されている。なお図３ではレジスタ３３、および３
４に格納されるレジスタ番号が３桁のデータとして示さ
れているが、図４では簡単のために、16進２桁のデータ
として示されている。
【００３２】図５は図３，４のオペコード変換回路３１
の詳細構成ブロック図であり、図６は図５のオペコード
変換回路によって行われるオペコード変換動作の説明図
である。
【００３３】図５(a) においてオペコード変換回路は入
力値および入力反転値出力器５０0〜５０7 、２つの８
入力アンドゲート５１，５２、２つの２入力アンドゲー
ト５３，５４、２０のＥx オアゲート５５，５６から構
成されている。
【００３４】図６において、本実施例ではアーキテクチ
ャＢにおけるオペコード７Ｆと８Ｆをそれぞれアーキテ
クチャＡにおけるオペコード５Ｆと９Ｆとにそれぞれ変
換するものとし、その他の命令は変換する必要がないも
のとして図５の回路の動作を説明する。すなわち図６
(a) においてオペコード７Ｆをオペコード５Ｆに変換す
るためにビット２を反転する必要があり、また同図(b)
においてはオペコード８Ｆを９Ｆに変換するためにビッ
ト３を反転する必要があることを示している。
【００３５】図５(a) において、オペコード７Ｆ（０１
１１１１１１）が７つの入力値および入力反転値出力器
５０0 〜５０7 に入力されるとアンドゲート５１の出力
が‘１’となる。接続線２３b を介して構成制御レジス
タ２３内のスカラユニット１２のアーキテクチャ識別ビ
ットの内容として‘１’が入力されるとアンドゲート５
３の出力が‘１’となり、図５(b) に示すＥx オアゲー
ト５５の出力はビット２のデータを反転した値、すなわ
ち‘０’となる。一方アンドゲート５２、５４の出力は
‘０’であり、Ｅx オアゲート５６の出力はビット３の
入力データ値をそのまま出力することになり、オペコー
ド変換回路からの出力は５Ｆ（０１０１１１１１）とな
ってレジスタ３４に与えられる。
【００３６】図６(b) に示したオペコード８Ｆを９Ｆに
変換する場合には、図５(a) のアンドゲート５２，５４
の出力が‘１’となり、Ｅx オアゲート５６がビット３
の入力データの値を反転した結果を出力することにな
る。その結果オペコード８Ｆ（１０００１１１１）のビ
ット３が反転され、９Ｆ（１００１１１１１）が出力さ
れる。７Ｆまたは８Ｆ以外のオペコードが入力される時
アンドゲート５１，５２の出力は共に‘０’のままであ
り、入力されたオペコードはそのままオペコード変換回
路からレジスタ３４に出力される。
【００３７】図７は図３，４のデコーダ３２の詳細構成
ブロック図である。同図は図３，４に対応して、オペコ
ード７Ｆが入力された時にレジスタ番号の入れ替えを行
うためのデコーダの詳細構成ブロック図を示す。
【００３８】図７においてデコーダ３２は、７つの入力
値または入力反転値出力器６０0 〜６０7 、８入力アン
ドゲート６１、２入力アンドゲート６２、インバータ６
３、および５つのオアゲート６４〜６８から構成されて
いる。
【００３９】図７においてオペコードとして７Ｆ（０１
１１１１１１）が７つの入力値または入力反転出力器６
０0 〜６０7 に入力されるとアンドゲート６１の出力は
‘１’となり、スカラユニット１２のアーキテクチャ識
別ビットの値が‘１’であればアンドゲート６２の出力
も‘１’となる。その結果オアゲート６４〜６６の出力
が‘１’となり、図３のアンドゲート３５〜３７に対す
るデコーダ出力が全て‘１’となるために、前述のよう
にレジスタ番号の入れ替えが行われる。
【００４０】これに対してスカラユニット１２のアーキ
テクチャ識別ビットが‘０’である時にはアンドゲート
６２の出力は‘０’であり、インバータ６３の出力が
‘１’となるためにオアゲート６５，６７および６８の
出力が‘１‘となり、図３のアンドゲート３６，３８，
３９に対してデコーダから‘１’が出力され、レジスタ
番号の入れ替えが行われることなく、レジスタ番号はレ
ジスタ３３から３４に格納される。
【００４１】なお、上述の実施例ではスカラユニット１
１がアーキテクチャＡ、スカラユニット１２がアーキテ
クチャＢ、またベクトルユニット１３がアーキテクチャ
Ａを用いるものとして動作を説明したが、２つのスカラ
ユニットのアーキテクチャを入れ替えたり、両方とも
Ａ、またはＢにしたり、ベクトルユニット１３がアーキ
テクチャＢを用いることにしても、本発明を適用するこ
とができることは当然である。
【００４２】
【発明の効果】以上説明したように、本発明によれば新
しいアーキテクチャを用いるスカラユニットからの異な
る形式のベクトル命令は命令変換回路によってベクトル
ユニット内部で処理可能な形式に変換されるために、命
令実行部を変えることなく新しいアーキテクチャのスカ
ラユニットを採用することが可能となる。
【００４３】また１つのベクトルユニットに対して２つ
のスカラユニットが接続されたＤＳＰシステムにおい
て、一方のスカラユニットを従来のアーキテクチャ、他
方を新しいアーキテクチャのものとして、従来のアーキ
テクチャのスカラユニットでオペレーションシステムを
動かしてジョブ、メモリ、Ｉ／Ｏの管理を行い、新しい
アーキテクチャのスカラユニットではジョブ実行のみを
行うというように、新しいアーキテクチャに対しては機
能を限定して使用することにより、新しいアーキテクチ
ャ用のオペレーションシステムを備えることなく、新し
いアーキテクチャのスカラユニットを採用することが可
能となり、それぞれのアーキテクチャに仕事を振り分け
ることによって能率的なデータ処理が可能となる。
【００４４】更に、複数のアーキテクチャを採用するこ
とによって複数の種類のソフトウェア資産の利用が可能
となり、コンピュータシステムの実用性の向上に寄与す
るところが大きい。
【図面の簡単な説明】
【図１】本発明の原理構成ブロック図である。
【図２】本発明を用いるＤＳＰシステムの実施例の構成
を示すブロック図である。
【図３】命令変換回路の概略構成を示すブロック図であ
る。
【図４】命令変換回路の詳細構成を示すブロック図であ
る。
【図５】オペコード変換回路の詳細構成を示す図であ
る。
【図６】図５の回路におけるオペコード変換の例を説明
する図である。
【図７】デコーダの詳細構成を示す回路図である。
【図８】ＤＳＰシステムの構成を示すブロック図であ
る。
【符号の説明】
１，１１，１２ スカラユニット ２，１３ ベクトルユニット ３ 命令変換手段 ４ ベクトル命令実行手段 ２１，２２ 命令変換回路 ２３ 構成制御レジスタ ２４ ベクトル命令実行部 ３１ オペコード変換回路 ３２ デコーダ ３３，３４ レジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−197832（ＪＰ，Ａ) 特開 平１−224873（ＪＰ，Ａ) 「ＦＵＪＩＴＳＵ ＶＰ 2000シリー ズ ハードウェア機能説明書」（マニュ アル型番79ＨＳ−2030−１）（1990− ８）Ｐ．２，19−20 「ＦＵＪＩＴＳＵ ＶＰ2000シリーズ ハードウェア解説書」（マニュアル型 番79ＨＳ−2000−５）（1991−10）Ｐ. ２−３ (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/44,15/16,17/10

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 異なるアーキテクチャを有し、スカラ命
    令を処理する複数のスカラユニットと、該スカラユニッ
    トから送られるベクトル命令を処理するベクトルユニッ
    トとを備えたマルチプロセッサにおいて、 該ベクトルユニットが、該複数のスカラユニットの有す
    るアーキテクチャの１つ以上にそれぞれ対応し、該１つ
    以上の各アーキテクチャに対応するスカラユニットから
    送られるベクトル命令を該ベクトルユニット内で処理可
    能な命令形式に変換する１つ以上の命令変換手段と、 該命令変換手段から送られる変換後のベクトル命令を実
    行するベクトル命令実行手段と、 を備えることを特徴とするマルチプロセッサ。
  2. 【請求項２】 前記ベクトルユニットが、該ベクトルユ
    ニットに接続されている各スカラユニットのアーキテク
    チャを示すデータを保持し、前記命令変換手段を構成す
    る命令変換回路に該データを出力する構成制御レジスタ
    を更に備えたことを特徴とする請求項１記載のマルチプ
    ロセッサ。
  3. 【請求項３】 前記構成制御レジスタに保持される、各
    スカラユニットのアーキテクチャを示すデータが端末か
    ら設定されることを特徴とする請求項２記載のマルチプ
    ロセッサ。
  4. 【請求項４】 前記命令変換手段が、前記スカラユニッ
    トから送られるベクトル命令の命令コードを変換すると
    共に、該ベクトル命令に記述されているレジスタ番号の
    記述順序の入れ替えを行うことにより、前記ベクトルユ
    ニット内で処理可能な形式に命令変換を行う命令変換回
    路によって構成されることを特徴とする請求項１記載の
    マルチプロセッサ。
  5. 【請求項５】 前記命令変換回路が、 変換前の命令を格納する第１のレジスタと 、 変換後の命令が格納される第２のレジスタと、 該第１のレジスタに格納されている命令コードを変換し
    て第２のレジスタに出力するオペコード変換回路と、 該第１のレジスタに格納されているレジスタ番号の記述
    順序の入れ替えを行って第２のレジスタに格納するため
    の複数個のアンドゲートと、 該第１のレジスタに格納されている命令コードに基づい
    て該複数個のアンドゲートに対するゲート制御信号を出
    力するデコーダとによって構成されることを特徴とする
    請求項４記載のマルチプロセッサ。
JP17335493A 1993-07-13 1993-07-13 マルチプロセッサ Expired - Fee Related JP3248992B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP17335493A JP3248992B2 (ja) 1993-07-13 1993-07-13 マルチプロセッサ
US08/254,758 US5561808A (en) 1993-07-13 1994-06-06 Asymmetric vector multiprocessor composed of a vector unit and a plurality of scalar units each having a different architecture

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17335493A JP3248992B2 (ja) 1993-07-13 1993-07-13 マルチプロセッサ

Publications (2)

Publication Number Publication Date
JPH0728761A JPH0728761A (ja) 1995-01-31
JP3248992B2 true JP3248992B2 (ja) 2002-01-21

Family

ID=15958860

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17335493A Expired - Fee Related JP3248992B2 (ja) 1993-07-13 1993-07-13 マルチプロセッサ

Country Status (2)

Country Link
US (1) US5561808A (ja)
JP (1) JP3248992B2 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6591361B1 (en) 1999-12-28 2003-07-08 International Business Machines Corporation Method and apparatus for converting data into different ordinal types
US6857061B1 (en) 2000-04-07 2005-02-15 Nintendo Co., Ltd. Method and apparatus for obtaining a scalar value directly from a vector register
US6701424B1 (en) 2000-04-07 2004-03-02 Nintendo Co., Ltd. Method and apparatus for efficient loading and storing of vectors
JP3855270B2 (ja) * 2003-05-29 2006-12-06 ソニー株式会社 アンテナ実装方法
US8427490B1 (en) 2004-05-14 2013-04-23 Nvidia Corporation Validating a graphics pipeline using pre-determined schedules
US8624906B2 (en) 2004-09-29 2014-01-07 Nvidia Corporation Method and system for non stalling pipeline instruction fetching from memory
US9111368B1 (en) * 2004-11-15 2015-08-18 Nvidia Corporation Pipelined L2 cache for memory transfers for a video processor
US20060259737A1 (en) * 2005-05-10 2006-11-16 Telairity Semiconductor, Inc. Vector processor with special purpose registers and high speed memory access
US20070150697A1 (en) * 2005-05-10 2007-06-28 Telairity Semiconductor, Inc. Vector processor with multi-pipe vector block matching
US9092170B1 (en) 2005-10-18 2015-07-28 Nvidia Corporation Method and system for implementing fragment operation processing across a graphics bus interconnect
US8683126B2 (en) * 2007-07-30 2014-03-25 Nvidia Corporation Optimal use of buffer space by a storage controller which writes retrieved data directly to a memory
US8698819B1 (en) 2007-08-15 2014-04-15 Nvidia Corporation Software assisted shader merging
US9024957B1 (en) 2007-08-15 2015-05-05 Nvidia Corporation Address independent shader program loading
US8659601B1 (en) 2007-08-15 2014-02-25 Nvidia Corporation Program sequencer for generating indeterminant length shader programs for a graphics processor
US8411096B1 (en) 2007-08-15 2013-04-02 Nvidia Corporation Shader program instruction fetch
US9064333B2 (en) 2007-12-17 2015-06-23 Nvidia Corporation Interrupt handling techniques in the rasterizer of a GPU
US8780123B2 (en) * 2007-12-17 2014-07-15 Nvidia Corporation Interrupt handling techniques in the rasterizer of a GPU
US8923385B2 (en) * 2008-05-01 2014-12-30 Nvidia Corporation Rewind-enabled hardware encoder
US8681861B2 (en) * 2008-05-01 2014-03-25 Nvidia Corporation Multistandard hardware video encoder
US8489851B2 (en) * 2008-12-11 2013-07-16 Nvidia Corporation Processing of read requests in a memory controller using pre-fetch mechanism
US20110249744A1 (en) * 2010-04-12 2011-10-13 Neil Bailey Method and System for Video Processing Utilizing N Scalar Cores and a Single Vector Core
CN103502935B (zh) 2011-04-01 2016-10-12 英特尔公司 向量友好指令格式及其执行
GB2489914B (en) * 2011-04-04 2019-12-18 Advanced Risc Mach Ltd A data processing apparatus and method for performing vector operations
US10157061B2 (en) 2011-12-22 2018-12-18 Intel Corporation Instructions for storing in general purpose registers one of two scalar constants based on the contents of vector write masks

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6017539A (ja) * 1983-07-11 1985-01-29 Hitachi Ltd エミユレ−シヨン方式
US5010477A (en) * 1986-10-17 1991-04-23 Hitachi, Ltd. Method and apparatus for transferring vector data between parallel processing system with registers & logic for inter-processor data communication independents of processing operations
US5218712A (en) * 1987-07-01 1993-06-08 Digital Equipment Corporation Providing a data processor with a user-mode accessible mode of operations in which the processor performs processing operations without interruption
US5197130A (en) * 1989-12-29 1993-03-23 Supercomputer Systems Limited Partnership Cluster architecture for a highly parallel scalar/vector multiprocessor system
JP2825906B2 (ja) * 1990-02-01 1998-11-18 株式会社日立製作所 計算機システム
US5430862A (en) * 1990-06-29 1995-07-04 Bull Hn Information Systems Inc. Emulation of CISC instructions by RISC instructions using two pipelined stages for overlapped CISC decoding and RISC execution
US5222244A (en) * 1990-12-20 1993-06-22 Intel Corporation Method of modifying a microinstruction with operands specified by an instruction held in an alias register
US5404553A (en) * 1991-01-09 1995-04-04 Mitsubishi Denki Kabushiki Kaisha Microprocessor and data flow microprocessor having vector operation function
US5307504A (en) * 1991-03-07 1994-04-26 Digital Equipment Corporation System and method for preserving instruction granularity when translating program code from a computer having a first architecture to a computer having a second reduced architecture during the occurrence of interrupts due to asynchronous events
US5438668A (en) * 1992-03-31 1995-08-01 Seiko Epson Corporation System and method for extraction, alignment and decoding of CISC instructions into a nano-instruction bucket for execution by a RISC computer
US5426754A (en) * 1992-05-26 1995-06-20 International Business Machines Corporation Cross-interrogate method and means for combined scaler and vector processing system
US5418973A (en) * 1992-06-22 1995-05-23 Digital Equipment Corporation Digital computer system with cache controller coordinating both vector and scalar operations

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
「ＦＵＪＩＴＳＵ ＶＰ ２０００シリーズ ハードウェア機能説明書」（マニュアル型番７９ＨＳ−２０３０−１）（１９９０−８）Ｐ．２，１９−２０
「ＦＵＪＩＴＳＵ ＶＰ２０００シリーズ ハードウェア解説書」（マニュアル型番７９ＨＳ−２０００−５）（１９９１−１０）Ｐ．２−３

Also Published As

Publication number Publication date
JPH0728761A (ja) 1995-01-31
US5561808A (en) 1996-10-01

Similar Documents

Publication Publication Date Title
JP3248992B2 (ja) マルチプロセッサ
JP3711422B2 (ja) 情報処理回路
JPH09311786A (ja) データ処理装置
JPH02226420A (ja) 浮動小数点演算実行装置
EP0855648A2 (en) Data processing with parallel or sequential execution of program instructions
US5410721A (en) System and method for incrementing a program counter
JP2000137611A (ja) 特殊ミリコ―ド命令によって条件の設定およびテストを行う方法
JP2000137612A (ja) 特殊ミリコ―ド命令によって条件の設定およびテストを行う方法
JP2556182B2 (ja) デ−タ処理装置
JP2006164279A (ja) プロセッサ・アーキテクチャ
KR19980018071A (ko) 멀티미디어 신호 프로세서의 단일 명령 다중 데이터 처리
JP3570287B2 (ja) マイクロコンピュータ
Simar et al. A 40 MFLOPS digital signal processor: The first supercomputer on a chip
US20010023481A1 (en) Processor that executes control signals included in operand section of control instruction
JPH07110769A (ja) Ｖｌｉｗ型計算機
JP3186095B2 (ja) 演算処理装置
JP3102399B2 (ja) データ処理装置及び方法
JPH04195629A (ja) 演算フラグ生成装置
JP2878250B2 (ja) データ処理装置
JPH08263290A (ja) データ処理装置
JPH0433137A (ja) データ処理装置
JP3643270B2 (ja) データ処理装置
JPH11143710A (ja) 処理対象値入力装置及びプログラム変換装置
JPH033047A (ja) 演算機能付きメモリ
JPH0553804A (ja) 並列処理装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20011030

LAPS Cancellation because of no payment of annual fees