JP2878250B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は異種サイズ、すなわ
ちデータのビット長が異なるオペランド相互の演算が可
能なデータ処理装置に関するものであり、さらに詳述す
れば、データの最上位ビットをメモリ上の小さなアドレ
スに、最下位ビットをメモリ上の大きなアドレスに格納
したアドレッシング体系のもとで異種サイズのオペラン
ドを操作する演算が可能なデータ処理装置に関するもの
である。 【０００２】 【従来の技術】バイトごとにアドレスが付けられ、しか
もバイト中のビットにも順番を示す番号が付けられたメ
モリ上にデータを配置するとき、データの上位側をメモ
リの大きなアドレス側に配置するか小さなアドレス側に
配置するかに関しては従来より多くの議論がなされてき
た。 【０００３】データの上位側をメモリの大きなアドレス
に配置し、データの下位側をメモリの小さなアドレスに
配置する方法はリトルエンディアンと称され、データの
上位側をメモリの小さなアドレスに配置し、データの下
位側をメモリの大きなアドレスに配置する方法はビッグ
エンディアン称される。 【０００４】近年のデータ処理装置ではメモリのアドレ
スは８ビットを１バイトとしてバイト毎に付けられてい
るのが一般的である。しかし、ビットマップディスプレ
イやバイトの整数倍でないビット長のビットフィールド
を扱う場合にはバイトアドレス以外にビットの位置も示
すビットアドレスも必要となり、ビットアドレスに付い
てもリトルエンディアンとビッグエンディアンの概念が
存在する。バイトとビットがリトルエンディアンかビッ
グエンディアンかを示すバイト極性とビット極性とは必
ずしも一致している必要はない。リトルエンディアンが
よいかビッグエンディアンがよいか、あるいは従来のデ
ータ処理装置がどちらを採用しているかについては D.
Cohen,■On Holy Wars and a Plea forPeace,■ Comput
er, VOl.14, NO.10,Oct. 1981, pp. 48-54.で詳しく述
べられている。 【０００５】 【発明が解決しようとする課題】リトルエンディアン、
ビッグエンディアンの問題はメモリ上のバイトやビット
のアドレスについてだけではなく、レジスタ上のバイト
やビットの位置についても存在する。 【０００６】バイト極性とビット極性がともにビッグエ
ンディアンであるデータ処理装置でレジスタのバイト長
より短いバイト長のデータをレジスタに格納する場合、
メモリ上に格納する場合と同様に、アドレスの小さい側
に寄せて格納する例を図２に示す。この場合、レジスタ
上のデータサイズには拘らずビット位置を示すビットア
ドレスが同じになるが、２つのレジスタに格納されたデ
ータサイズが異なる２進数データ間で加算などの算術演
算を行う場合には、データの最下位ビットが揃っていな
いため問題となる。算術演算ではデータの最下位ビット
を揃えて演算する必要があり、この場合サイズの短い方
のデータを右方向に算術シフトしてサイズの大きいほう
のデータと最下位ビット位置を揃えてから演算する必要
がある。この算術シフトを行うハードウエアをレジスタ
入出力部やALU 入出力部にもてばデータ処理装置のハー
ドウエアが増大するという問題点がある。また機械語命
令やマイクロプログラムで行えば演算速度が低下すると
いう問題点がある。 【０００７】米国モトローラ社製のマイクロプロセッサ
ＭＣ68000 シリーズでは図３に示すようにバイト極性を
ビッグエンディアンにしてビット極性をリトルエンディ
アンにすることによりこの問題を避けている。しかしこ
の場合、ビット極性とバイト極性が異なるため、バイト
列とビット列とを扱う場合にデータのアドレス計算順序
を逆にする必要があるなどして、ソフトウエア設計の負
担が大きいという問題がある。バイト極性とビット極性
をともにリトルエンディアンにすると異種サイズオペラ
ンド間演算に対する問題はなくなるが、BCD 数やストリ
ングデータを扱うときのリトルエンディアン特有の問題
が残る。リトルエンディアン特有の問題については上記
のD.Cohenの論文に詳しく述べられている。 【０００８】また、バイト極性やビット極性が異なるデ
ータ処理装置を同一システムに組み込む場合にはそれら
の装置間の結合バスが複雑になる問題がある。なお、バ
イト極性やビット極性が異なるデータ処理装置を結合す
る例は H.Kirrmann,■Data Formatand Bus Compatibil
ity in Multiprocessors■, IEEE Micro, August 1983,
pp. 32-47. で述べられている。 【０００９】本発明は上記のような問題点を解決するた
めになされたもので、バイト極性とビット極性をともに
ビッグエンディアンにしたままでレジスタに格納される
それぞれ異なるデータ長のデータについて、算術シフト
させる演算命令を用いることなくビットを操作すること
のできるようにしたデータ処理装置を得ることを目的と
する。 【００１０】 【課題を解決するための手段】本発明のデータ処理装置
では、デコード機構にデコードされる命令には、レジス
タに格納されたデータを構成する複数のビットのうちの
１つに所定の値を書き込むことを指定する命令指定情報
と、データの長さを示すサイズ情報と、所定の値を書き
込まれるべきデータのビットを示すビット番号とを有す
るビット操作命令が用意されている。なおレジスタは、
８ビット、１６ビット、３２ビットの少なくとも３種類
の長さのデータを格納することができ、且つそのデータ
の下位ビットになるに連れてレジスタの大きい番号側の
ビット位置に格納するという規則に準拠してデータを格
納するものである。デコード機構がこのビット操作命令
をデコードすると、ビット位置決定機構はサイズ情報お
よびビット番号に基づいてビットアクセス信号を出力
し、実行機構はこのビットアクセス信号を基に、サイズ
情報が８ビット、１６ビット、３２ビットのときはレジ
スタのそれぞれ（ｎ＋２４）番、（ｎ＋１６）番、ｎ番
のビット位置に所定の値を書き込む。このようにして、
長さの異なるデータを扱ってもその特定のビット番号に
所定の値を書き込む演算は、ビット操作命令を用いるだ
けで正しく行うことができ、データを算術シフトさせる
シフト命令を含んだ複数の命令を用いる必要はない。 【００１１】 【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。なお、本発明装置については本願
出願人の出願に係る発明の名称「データ処理装置」（特
願昭62−247418号）に詳細に説明されている。 【００１２】まず本発明のデータ処理装置では、データ
のバイト極性、ビット極性ともにビッグエンディアンを
採用している。第１図に示すようにレジスタ上にレジス
タのバイト長より小さいサイズのバイト長のデータを配
置する場合には、そのデータのレジスタ上でのビット番
号をずらせて、サイズによらず最下位ビットを揃えてデ
ータを格納する。そしてレジスタ上のデータのビット位
置を示す場合には命令により示されたデータサイズとビ
ット番号とをもとにしてレジスタ上のデータに対するビ
ット位置をサイズが８ビットでビット番号８より小さい
番号ｎのときと、サイズが１６ビットでビット番号がｎ
＋８のときと、サイズが３２ビットでビット番号がｎ＋
２４のときに同じレジスタビット位置が決定される。 【００１３】図４に本発明のデータ処理装置の全体構成
のブロック図を示す。図４において、(1) はアドレスバ
ス(8) を通じてアドレスをメモリ(10)に送出して命令を
メモリ(10)からデータバス(9) を通してフェッチする命
令フェッチ部である。(2) は命令フェッチ部(1) より命
令を受取り、それをデコードしてその命令の実行に必要
な情報を出力する命令デコード部である。(3) は命令デ
コード部(2) から出力されたマイクロプログラムエント
リアドレスあるいは汎用レジスタ番号、オペランド、デ
ータサイズなどの情報をもとに、マイクロROM (7) に格
納され、その命令を実行するマイクロプログラムの先頭
番地を示すマイクロプログラムエントリアドレスをマイ
クロプログラムカウンタ(6) に出力し、マイクロプログ
ラムカウンタ(6) によって次々に指示されるアドレスに
よりマイクロROM (7) から出力されたマイクロ命令と命
令デコード部(2) から出力された他の情報とにより命令
実行部(5) を制御して命令を実行する命令実行制御部で
ある。(4) は命令実行に際して必要になるオペランドが
メモリ(10)にある時に、そのアドレスをアドレスバス
(8) に出力してデータバス(9) を通してオペランドをフ
ェッチし、あるいはオペランドをメモリ(10)に格納する
必要があるときに、そのアドレスをアドレスバス(8) に
出力し、またオペランドをデータバス(9) に出力するオ
ペランドアクセス部である。 【００１４】図５は図４に示した命令実行部(5) の詳細
を示すブロック図である。(11)はオペランドとなるデー
タを格納するレジスタファイルである。(12)、(13)、(1
4)、(15)はそれぞれ演算装置である。なお、(12)は２つ
の２進数の加算などの算術演算及び２つのビット列の論
理積などの論理演算を行うALUである。(16)、(17)はデ
ータサイズがALU (12)のそれより小さいデータをALU に
入力するときに、そのサイズをALU (12)が扱うデータサ
イズにゼロ拡張または符号拡張する拡張回路である。(1
3)はデータを１度に複数ビット右あるいは左にシフトす
るバレルシフタである。(14)はバイト列のバイト順を逆
転させるバイト順逆転回路、(15)はビット列のビット順
を逆転させるビット順逆転回路である。(18)、(19)、(2
0)はレジスタファイル(11)と演算装置(12)、(13)、(1
4)、（１５）とをそれぞれ結合するそれぞれＳ１バス、
S2バス、Ｄバスである。レジスタファイル(11)はバス(1
8)、(19)、(20)を介してALU (12)などの演算器(12)、(1
3)、(14)、(15)に32ビット並列に結合している。レジス
タファイル(11)のビット格納位置とALU (12)の入出力ビ
ット位置とは1対１に対応している。 【００１５】図６は図５に示したレジスタファイル(11)
の詳細構造を示すブロック図である。(21)、(22)、(23)
はそれぞれレジスタのビット位置０から15まで、16から
23まで、24から31までのデータを格納する回路である。
(24)はレジスタファイル(11)に入力すべきデータのサイ
ズと入力すべきレジスタのレジスタ番号により必要なデ
ータ格納位置の入力回路を制御してデータ格納するレジ
スタ入力制御回路である。(25)はレジスタファイル(11)
からバスごとに出力すべきデータを格納しているレジス
タのレジスタ番号を入力してレジスタ中のデータをS1バ
ス(18)、S2バス(19)に出力制御するレジスタ出力制御回
路である。なお図６の破線にて囲まれた部分(26)はレジ
スタファイル(11)中に32個あり本発明のデータ処理装置
のマイクロプログラムではそれぞれをR0 からR31として
区別できる。 【００１６】図７は図５に示したバイト順逆転回路(14)
の詳細構成を示すブロック図である。この回路ではS2バ
ス(19)から入力された４バイトのデータを BYIレジスタ
RBYIに入れ、８本づつまとめて交差する配線によりその
バイト順を逆転したデータをBYOレジスタRBY0に移し、B
YOレジスタRBYOの値をＤバス(20)に出力する。 【００１７】図８は図５に示したビット順逆転回路(15)
の詳細構成を示すブロック図である。この回路ではS2バ
ス(19)から入力された４バイトのデータをBIIレジスタ
RBIIに入れ、交差する配線によりそのビット順を逆転し
たデータをBIOレジスタ ＲＢＩ０に移し、ＢＩＯレジ
スタ RBIOの値をＤバス(20)に出力する。 【００１８】図９は図４の命令実行制御部(3) に含まれ
る一部の回路の構成を示すブロック図である。(27)は命
令で指定されたオペランドのサイズ情報とビット番号と
をもとに、レジスタ上のビット位置を示す番号をS1バス
(18)に出力するビット位置番号出力回路である。また(2
8)は定数１をS2バス(19)に出力する回路であり、S2バス
(19)の最下位ビットに■1■を、他のすべてのビットに
は■0■を出力する。 【００１９】以下、本発明のデータ処理装置の動作につ
いて説明する。レジスタR0に格納された32ビットの符号
付き２進数とレジスタR1の中に格納された８ビットの符
号付き２進数を加算して８ビットの符号付き２進数とし
てレジスタR1に格納する符号付き加算命令（本発明のデ
ータ処理装置では「ADD R0.W R1.B 」と表現され、命令
コードのビットパタンは図１０に示す通りである）を実
行する場合を例にして本発明のデータ処理装置で異種サ
イズオペランド間の演算を行う動作を説明する。 【００２０】命令は図４に示す命令フェッチ部(1) でメ
モリ(10)よりフェッチされ、デコード部(2) でデコード
され、命令実行制御部(3) にデコード結果が渡される。
命令実行制御部(3) はレジスタR0とレジスタR1を示す２
つのレジスタ番地とレジスタR0に格納されているオペラ
ンドのサイズとレジスタR1に格納されているオペランド
のサイズをパラメータとしてマイクロROM (7) 中に格納
されている符号付き加算プログラムルーチンのエントリ
番地をマイクロプログラムカウンタ(6) にセットして、
マイクロ命令を読み出し符号付き加算命令を実行する。 【００２１】命令実行制御部(3) での符号付き加算命令
の実行シーケンスを示すフローチャートを図１１に示
す。２つのレジスタ番号はマイクロプログラムとは独立
してレジスタ出力制御回路(25)に入力され、レジスタR0
中のデータはS1バス(18)を通してALU (12)に転送され、
R1中のデータはS2バス(19)を通してALU(12) に転送され
る。この際、レジスタR1の内容は32ビット総てがS2バス
(19)に出力されるが、拡張回路(17)によりS2バス(19)の
下位８ビットが符号拡張されてALU(12)に入力される。
また、ALU(12)では32ビットの２つの符号付き２進数の
符号付き加算が行われ32ビットの符号付き２進数を出力
する。このとき、ALU (12)には符号付き加算結果を格納
すべきレジスタサイズが８ビットであることが同時に指
示されており、加算結果が８ビット以内の２進数で表現
できるかどうか、あるいは加算結果が正か負かゼロかな
どに従い各種の制御フラッグがセットされる。 【００２２】ALU(12)の出力32ビットはDバス(20)を通し
てレジスタR1に転送される。Ｄバス(20)で転送されてき
た32ビットのデータは、レジスタ入力制御回路(24)によ
り選ばれたレジスタR1にその下位側８ビットであるビッ
ト位置24から31に下位の８ビットのみが格納される。 【００２３】次にレジスタR0中のオペランドのビット位
置３に相当するビットに■1■ をセットするビットセッ
ト命令を一例として、実施の形態の実際の動作を説明す
る。本発明のデータ処理装置では、ビットセット命令は
命令コードのビットパタンは図１２に示す通りである。
また、本発明のデータ処理装置ではレジスタ上のビット
位置は図１に示すようになっているのでオペランドのサ
イズが１バイトか２バイトか４バイトかによりこのビッ
トセット命令はそれぞれ「BSET #3 R0.B、 BSET #11 R0.
H、 BSET #27R0.W 」と表現される。 【００２４】命令実行制御部(3) でのビットセット命令
の実行シーケンスを図１３のフローチャートに示す。ビ
ットセット命令ではレジスタのビット位置を示す番号を
求めるのに図１４のビット位置番号出力回路(27)を使用
する。命令実行制御部(3) ではオペランドのサイズとビ
ット番号をビット位置番号出力回路(27)に入力してビッ
ト位置番号をS2バス(19)に出力する。ビット位置番号出
力回路(27)はサイズ情報が１バイトの時は(ビット番号
３＋24＝27)をS1バス(18)に出力し、サイズ情報が２バ
イトの時は(ビット番号11＋16＝27)をS1バス(18)に出力
する。サイズ情報が４バイトの時はビット番号27をその
ままS1バス(18)に出力する。 【００２５】ビット位置番号出力回路(27)から出力され
たビット位置番号はS1バス(18)を通してバレルシフタ(1
3)のシフト数指定データとして入力される。このとき同
時にS2バス(19)を通して定数■1■ が被シフト数として
バレルシフタ(13)に入力される。その結果バレルシフタ
(13)からはビット番号27のみが■1■ でその他のビット
がすべて■0■ の32ビットのビットパタンが出力され
る。このビットパタンは一度作業用レジスタであるレジ
スタR16に格納される。次にALU(12)でレジスタR0とレジ
スタR16 の内容の論理和演算が行われる。このときレジ
スタR0中のオペランドのバイト長により符号付き加算命
令実行の場合と同様に拡張回路(17)やレジスタ入力制御
回路(24)が動作する。 【００２６】次にレジスタR0中の32ビットのデータのバ
イト順を逆転してレジスタR1に転送するバイトリバース
命令の動作を説明する。バイトリバース命令の命令コー
ドビットパタンを図１５に示す。命令実行制御部(3) で
のバイトリバース命令の実行シーケンスを示すフローチ
ャートを図１６に示す。レジスタR0中の32ビットのデー
タがS2バス(19)を通してバイト順逆転回路(14)のBYIレ
ジスタRBYIに送られ、バイト順が逆転された32ビットの
データがBYOレジスタRBYOからＤバス(20)を通してレジ
スタR0に入力される。 【００２７】次にレジスタR0中の32ビットのデータのビ
ット順を逆転してレジスタR1に転送するビットリバース
命令の動作を説明する。ビットリバース命令の命令コー
ドビットパタンを図１７に示す。命令実行制御部(3) で
のビットリバース命令の実行シーケンスのフローチャー
トを図１８に示す。レジスタR0中の32ビットのデータが
S2バス(19)を通してビット順逆転回路(15)のBIIレジス
タRBIIに送られ、ビット順が逆転された32ビットのデー
タがBIOレジスタRBIOからＤバス(20)を通してレジスタR
0に入力される。 【００２８】上記実施の形態ではレジスタ中のビット位
置番号を求める際にハードウエアを用いて求める例を示
したが、オペランドのバイト長ごとにマイクロプログラ
ムを別々に用意し、マイクロプログラムによりビット番
号を補正してビット位置を求めてもよい。また、上記実
施の形態ではレジスタ上のオペランドどうしの符号付き
加算命令を例にとり、異種サイズのオペランド間の演算
機能を述べたが、その他加減乗除の四則演算のすべてで
同様の方法により異種サイズオペランド間の演算ができ
る。 【００２９】また、上記実施の形態ではバイトリバース
命令とビットリバース命令とを32ビットのデータについ
てのみ説明したが、上記実施の形態のバイト順逆転回路
(14)あるいはビット順逆転回路路(15)での演算とバレル
シフタ(13)の演算とを組み合わせればマイクロプログラ
ムにより他のサイズのデータに対してもバイトリバース
命令やビットリバース命令を実行することができる。ま
た、ALU (12)あるいはバレルシフタ(13)と作業用レジス
タのみを用いてマイクロプログラムでこの２つの命令を
実行しても同様の効果が得られる。 【００３０】 【発明の効果】以上のように本発明のデータ処理装置で
は、レジスタに格納されたデータを構成する複数のビッ
トのうちの１つに所定の値を書き込むことを指定する命
令指定情報と、データの長さを示すサイズ情報と、所定
の値を書き込まれるべきデータのビットを示すビット番
号とを有するビット操作命令をデコード機構がデコード
し、ビット位置決定機構がサイズ情報およびビット番号
に基づいてビットアクセス信号を出力し、実行機構がビ
ットアクセス信号を基にサイズ情報が８ビット、１６ビ
ット、３２ビットのときはレジスタのそれぞれ（ｎ＋２
４）番、（ｎ＋１６）番、ｎ番のビット位置に所定の値
を書き込むので、異なる長さのデータに対しても、ビッ
ト操作命令を用いることにより、その特定のビット番号
に所定の値を書き込むビット操作が正しく行える。特
に、プログラム設計者はデータを算術シフトさせる演算
命令まで用いる必要がなくなるため、ソフトウエアに負
担をかけることなく容易にビット操作ができ、ソフトウ
エア開発のコストを低減できるデータ処理装置を実現す
ることが可能になる。

【図面の簡単な説明】 【図１】 本発明のデータ処理装置の４バイトのバイト
長のレジスタ上に１バイト、２バイト、４バイトのデー
タを格納したときの各データの格納位置とビット番号を
示した模式図である。 【図２】 バイト極性とビット極性がともにビッグエン
ディアンであるデータ処理装置でレジスタのバイト長よ
り短いバイト長のデータをレジスタに格納する場合に、
アドレスの小さい側に寄せて格納する例を示す模式図で
ある。 【図３】 バイト極性をビッグエンディアンにしてビッ
ト極性をリトルエンディアンにした場合の模式図であ
る。 【図４】 本発明装置の全体構成を示すブロック図であ
る。 【図５】 命令実行部の構成を示すブロック図である。 【図６】 レジスタファイルの構成を示すブロック図で
ある。 【図７】 バイト順逆転回路の構成を示すブロック図で
ある。 【図８】 ビット順逆転回路の構成を示すブロック図で
ある。 【図９】 命令実行制御部の一部の構成を示すブロック
図である。 【図１０】 本発明装置の符号付き加算命令のビットパ
ターンを示す模式図である。 【図１１】 符号付き加算命令の実行シーケンスを示す
フローチャート図である。 【図１２】 命令コードのビットパターンの模式図であ
る。 【図１３】 ビットセット命令の実行シーケンスを示す
フローチャート図である。 【図１４】 ビット位置番号出力回路の構成を示す回路
図である。 【図１５】 バイトリバース命令の命令コードビットパ
タンを示す模式図である。 【図１６】 バイトリバース命令の実行シーケンスを示
すフローチャート図である。 【図１７】 ビットリバース命令の命令コードビットパ
タンを示す模式図である。 【図１８】 ビットリバース命令の実行シーケンスを示
すフローチャート図である。 【符号の説明】 RBYI・・BYIレジスタ、RBYO・・BYOレジスタ、RBII・・
BIIレジスタ、RBIO・・BIOレジスタ 、１・・命令フェ
ッチ部、２・・命令アクセス部、３・・命令実行制御
部、４・・オペランアクセス部、５・・命令実行部、６
・・マイクロプログラムカウンタ、７・・マイクロROM
、11・・レジスタファイル、12・・ALU 、13・・バレ
ルシフタ、14・・バイト順逆転回路、15・・ビット順逆
転回路。なお、図中同一符号は同一または相当部分を示
す。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−169934（ＪＰ，Ａ) 特開 昭62−184530（ＪＰ，Ａ) 特開 昭49−97536（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 9/30 - 9/355 G06F 9/40 - 9/42 390 G06F 7/00 - 7/36

Claims (1)

1. (57)【特許請求の範囲】 １．８ビット、１６ビット、３２ビットの少なくとも３
   種類の長さのデータを格納することができ、且つ前記デ
   ータのビットが下位側になるに連れて前記レジスタの大
   きい番号側のビット位置に格納するという規則に準拠し
   て前記データを格納するレジスタ、 各々コード化された複数の命令をそれぞれデコードし
   て、各命令に対応する制御情報を出力する命令デコード
   機構、 前記命令デコード機構からの制御情報に従って演算を行
   い、前記複数の命令の各々により指定された処理を実行
   する実行機構、および、 前記レジスタのビット位置を特定するビットアクセス信
   号を出力するビット位置決定機構を備え、 前記複数の命令のうちの１つが、前記レジスタに格納さ
   れたデータを構成する複数のビットのうちの１つに所定
   の値を書き込むことを指定する命令指定情報と、前記デ
   ータの長さを示すサイズ情報と、前記所定の値を書き込
   まれるべき前記データのビットを示すビット番号とを有
   するビット操作命令であり、かつ前記ビット番号が８よ
   り小さいｎを示している場合、 前記ビット位置決定機構は、前記ビット操作命令に含ま
   れるサイズ情報およびビット番号に基づいて前記ビット
   アクセス信号を出力し、 前記実行機構は、このビット操作命令がデコードされて
   前記デコード機構から出力される制御情報と前記ビット
   位置決定機構から出力されるビットアクセス信号とに従
   い、前記サイズ情報が８ビットのときは、前記レジスタ
   の（ｎ＋２４）番のビット位置に前記所定の値を書き込
   み、前記サイズ情報が１６ビットのときは、前記レジス
   タの（ｎ＋１６）番のビット位置に前記所定の値を書き
   込み、前記サイズ情報が３２ビットのときは、前記レジ
   スタのｎ番のビット位置に前記所定の値を書き込むよう
   にした、データ処理装置。 ２．前記レジスタのビット数と同数のビットからなる定
   数データを生成する定数発生器を備え、 前記実行機構は、前記ビット位置決定機構から出力され
   るビットアクセス信号により決定されるシフト数に従
   い、前記定数発生器から出力された定数データをシフト
   させるバレルシフタと、前記バレルシフタから出力され
   たシフトデータと前記レジスタに格納されたデータとの
   論理演算を行い、前記レジスタに格納されたデータの特
   定のビット位置に前記所定の値を書き込まれたデータを
   出力する演算器を含む、請求項１に記載のデータ処理装
   置。