JP2002366348A - 多重命令セットによるデータ処理 - Google Patents

多重命令セットによるデータ処理

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JP2002366348A JP2000365503A JP2000365503A JP2002366348A JP 2002366348 A JP2002366348 A JP 2002366348A JP 2000365503 A JP2000365503 A JP 2000365503A JP 2000365503 A JP2000365503 A JP 2000365503A JP 2002366348 A JP2002366348 A JP 2002366348A
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Abstract

(57)【要約】 【課題】 多数組の命令セットを使用するデータ処理装
置において、アプリケーションに対するコード密度を増
加させながら、Nビット・データ通路のパフォーマンス
を高める。 【解決手段】 ２つの命令セットはプロセッサコア２内
に完全なNビット・データ通路を用いて処理を制御す
る。一方の命令セットは３２ビットの命令セットであ
り、他方は１６ビットの命令セットである。両命令セッ
トは永久的に設定され、かつ命令をデコードする関連の
ハードウェア３０、３６、３８を有する。

Description

【発明の詳細な説明】
【０００１】本発明は、データ処理の分野に関する。特
に、本発明は、多数組のプログラム命令ワードを使用す
るデータ処理に関する。データ処理システムは、プログ
ラム命令ワードの制御により動作するプロセッサ・コア
を使用しており、これらプログラム命令ワードはデコー
ドされたときに、制御信号を発生してプロセッサ・コア
内の異なる要素を制御し、必要な機能を実行することに
より、プログラム命令ワードにより指定された処理を達
成するために用いられる。
【０００２】典型的なプロセッサ・コアは、与えられた
ビット幅のデータ通路を有するものとなり、このビット
幅が与えられた命令に応答して操作することができるデ
ータ・ワードの長さを制限している。データ処理の分野
における傾向は、これらのデータ通路幅のたゆまなき増
加、例えば、８ビット・アーキテクチャから１６ビッ
ト、３２ビット及び６４ビット・アーキテクチャへ漸次
的な移行であった。これがデータ通路幅を増加させると
同時に、命令セットは（ＣＩＳＣ及びＲＩＳＣフィロソ
フィーにおいて）可能とする命令数及びこれら命令のビ
ット長を増加させた。例えば、１６ビット命令セットに
よる１６ビット・アーキテクチャの使用から３２ビット
命令セットによる３２ビット・アーキテクチャの使用へ
の移行があった。
【０００３】増加したアーキテクチャ幅に向かう移行に
よる問題は、前の世代の機械用に書かれたプログラム・
ソフトウェアと逆互換性を保持したいことである。これ
に対処する１つの方法は、互換性モードにより新しいシ
ステムを提供することであった。例えば、ディジタル・
イクイップメント・コーポレーション（Ｄｉｇｉｔａｌ
Ｅｑｕｉｐｍｅｎｔ Ｃｏｒｐｏｒａｔｉｏｎ）のＶ
ＡＸ１１コンピュータは初期のＰＤＰ１１コンピュータ
用の命令をデコードできるようにする互換性モードを有
する。これは初期のプログラム・ソフトウェアを使用で
きるようにしているが、このような使用では、動作して
いる新しい処理システムにおいて増大した機能を完全に
活用するものではない。例えば、システムが実際に３２
ビットの算術演算をサポートするハードウエアを有して
いるときに、多分、多段の１６ビットの算術演算のみを
使用しているだけである。
【０００４】このようなアーキテクチャ幅の変更に関連
した他の問題は、新たに増大したビット幅の命令セット
を使用するコンピュータ・プログラムの大きさが増大し
勝ちということである（３２ビット・プログラム命令ワ
ードは１６ビット・プログラム命令ワードの２倍のメモ
リ空間を占める。）。大きさにおけるこのような増大
は、ある程度までは、単一の命令を実行して、従来、２
つ以上の短い命令が必要と思われていた１オペレーショ
ンを指定することにより、相殺させることであるが、依
然としてプログラム・サイズが増大する傾向にある。
【０００５】この問題に対処する手法は、ユーザにそれ
自身の命令セットを効果的に指定させることである。イ
ンターナショナル・ビジネス・マシン・コーポレーショ
ンにより製造されたＩＢＭ３７０コンピュータは、書き
込み可能な制御ストアに関連するものであり、これを使
用して、ユーザが所望の操作に対してプロセッサ・コア
の異なる部分により命令プログラム・ワードをマッピン
グすることにより、それ自身に固有の命令セットを設定
することができる。この手法は、良好な柔軟性が得られ
るが、高速度のオペレーションを得ることは困難であ
り、また都合悪いことに書き込み可能な制御メモリが集
積回路の大きな領域を占める。更に、効率的な予約命令
セットの設計がユーザにとって厄介なタスクである。
【０００６】更に、単一の命令セットが異なる長さの複
数のプログラム命令ワードを有しているシステムを設け
ることも知られている。この手法の１つの例はＭＯＳテ
クノロジーにより製造された６５０２マイクロプロセッ
サである。このプロセッサは、可変数のオペランド・バ
イトが続く８ビットのオペレーション・コードを使用し
ている。このオペレーション・コードは、オペランドを
識別し、かつ命令を実行することが可能となる前に、ま
ずデコードされる必要がある。これは、多くのメモリ・
フェッチを必要とし、また一定した既知長のプログラム
命令ワード（即ち、オペレーション・コード及び任意の
オペランド）に比較してシステム・パフォーマンスに大
きな制約がある。
【０００７】本発明は、１つの特徴から見ると、データ
を処理する装置を提供するものであって、前記装置は、
Ｎビット・データ通路を有し、複数のコア制御信号に応
答するプロセッサ・コアと、第１のパーマネント命令セ
ットからＸビット・プログラム命令ワードをデコードし
て前記コア制御信号を発生し、前記Ｎビット・データ通
路を使用する処理をトリガさせる第１のデコード手段
と、第２のパーマネント命令セットからＹビット・プロ
グラム命令ワードをデコードして前記コア制御信号を発
生し、前記Ｎビット・データ通路を使用する処理をトリ
ガさせる第２のデコード手段であって、ＹがＸより小さ
い前記第２のデコード手段と、受け取ったプログラム命
令ワードにより前記第１のデコード手段を使用する第１
の処理モードか、又は受け取ったプログラム命令ワード
により前記第２のデコード手段を使用する第２の処理モ
ードかを選択する命令セット・スイッチとを含む。
【０００８】本発明は、幅広基準のＸビット命令セット
及びＮビット・データ通路（例えば、３２ビット・デー
タ通路上で動作する３２ビット命令セット）を有するシ
ステムにおいて、しばしば、Ｘビット命令セットの全機
能が通常のプログラミングにおいて使用されていないこ
とを認識している。その１例は、３２ビット分岐命令で
ある。この分岐命令は、ごくまれにしか使用しない３２
メガバイト・レンジを有している。従って、この分岐
は、大抵の場合に、わずかな命令に対するものだけであ
って、３２ビット命令内の大抵のビットは何の情報も担
うことがない。３２ビット命令セットを使用して書かれ
た多くのプログラムは、コード密度が低く、必要以上に
多くのプログラム・メモリ空間を使用していることにな
る。
【０００９】本発明は、完全Ｎビット・データ通路上で
動作するのをそのままとする、別個のパーマネントＹビ
ット命令セットを備えることにより、この問題に対処し
ている。ただし、ＹはＸより小さい。従って、Ｘビット
命令セットの複雑さを必要とすることなく、これらアプ
リケーションに対するコード密度を増加させながら、同
時にＮビット・データ通路のパフォーマンスが得られ
る。
【００１０】２つのパーマネント命令セットを備えるこ
とにおいて１つの共同作用が存在する。ユーザは、使用
している命令セットを変更させてプログラムの環境を適
合させる柔軟性が許容され、かつ製造者によって両命令
セットが、Ｎビット・データ通路の使用を犠牲にするこ
となく、効率的に実施される（相対的なタイミングが臨
界的になっているＲＩＳＣプロセッサのような高いパフ
ォーマンスのシステムにおいて臨界的である。）。
【００１１】この構成の他の利点は、Ｙビット命令セッ
トにより動作するときは、単位時間当たりわずかなバイ
トのプログラム・コードが動作するので、プログラム・
コードを記憶するメモリ・システムのデータ転送機能に
課せられる要求の厳しさがそれだけ軽減される。これは
複雑さ及びコストを軽減させるものである。
【００１２】更に、本発明はこの分野における通常の傾
向と逆方向に移行している。この傾向は、プロセッサの
各新しい世代により、命令セットに更に多くの命令が付
加され、かつ命令セットはこれに対応するためにますま
す広幅となる。これに対して、本発明は、完全な範囲の
広幅の命令セットを必要としない状況で使用するよう
に、広幅の複雑な命令セットから開始し、次いでより狭
い命令セットを付加する（大きな数の命令に対して小さ
な空間による）。
【００１３】第１の命令セット及び第２の命令セットが
完全に従属していてもよいことは、理解されるであろ
う。しかし、本発明の好ましい実施例では、前記第２の
命令セットが前記第１の命令セットにより提供されたオ
ペレーションのサブセットを提供する。
【００１４】前記プロセッサ・コアのハードウエア要素
は両命令セットを容易に適合させるようにセットされて
もよいので、前記第２の命令セットが前記第１の命令セ
ットのサブセットであると仮定すると、更に効率的なオ
ペレーションが可能になる。
【００１５】既存のプログラム・命令セットに増大した
ビット長のプログラム命令ワードの命令セットを付加し
たときは、２つの命令セットからのプログラム命令ワー
ドが直交していることを確認することが可能である。し
かし、前記命令セット・スイッチは、この制約をなくす
ようにし、かつ前記第２の命令セットが前記第１の命令
セットに対して非直交となるシステムを可能にする。
【００１６】非直交の命令セットを使用できることは、
システムの設計者の負担を軽減し、かつ他の点の命令セ
ット設計をより効率的に処理できるようにする。前記命
令セット・スイッチは、何らかの手動介入によるハード
ウエア型式のスイッチであってもよい。しかし、本発明
の好ましい実施例では、前記命令セット・スイッチが命
令セット・フラグに対して応答する手段を備えているも
のであって、前記命令セット・フラグがユーザ・プログ
ラム制御によりセット可能である。
【００１７】前記命令セット・スイッチを使用してソフ
トウェア制御により第１の命令セットと第２の命令セッ
トとの間で切り換えられるようにすると、かなり都合が
よい。例えば、プログラマは、プログラムの大多数に関
するコード密度を増加させるために、第２の命令セット
をそのＹビット・プログラム命令に使用し、かつ電力の
増大及び第１の命令セットの複雑さが要求されるプログ
ラムの小部分についてはそのＸビット・プログラム命令
ワードにより、第１の命令セットへ一時的に切り換える
こともできる。
【００１８】独立した２つの命令セットをサポートする
と、システムに複雑さを付加させる恐れがある。本発明
の好ましい実施例において、前記プロセッサ・コアは現
在適用可能な処理ステータス・データを記憶するプログ
ラム・ステータス・レジスタと、セーブしたプログラム
・ステータス・レジスタとを備えるものであって、前記
セーブしたプログラム・ステータス・レジスタは、プロ
グラム例外が発生してプログラム処理例外の実行原因と
なるときに、メイン・プログラムに関連した処理ステー
タス・データを記憶するために用いられ、前記命令セッ
ト・フラグは前記処理ステータス・データの一部分であ
る。
【００１９】処理ステータス・データの一部として命令
セット・フラグを設けると、例外が発生したときに、こ
れをセーブするのが保証される。このようにして、１つ
の例外ハンドラが両処理モードにおける例外を処理する
ことができ、また例外を処理する際にこれが重要なもの
であれば、セーブしたプログラム・ステータス・レジス
タ内の前記セーブした命令セット・フラグをアクセスで
きるようにされてもよい。更に、前記例外ハンドラは、
設計上の制約によりその速度又はコード密度を改善する
ように、いずれかの命令セットを使用できるようにされ
てもよい。
【００２０】本発明の好ましい実施例は、命令セットが
異なることによるビット長の相違に対処するために、前
記プロセッサ・コアがプログラム・カウンタ・レジスタ
と、前記プログラム・カウンタ・レジスタ内に記憶され
て次のプログラム命令ワードを指示するプログラム・カ
ウントの値を増加させるプログラム・カウンタ・インク
リメンタとを含むものであって、前記プログラム・カウ
ンタ・インクリメンタは前記第１の処理モードに前記第
２の処理モードと異なる増加ステップを適用する。
【００２１】前記第２の命令セットの短いプログラム命
令ワードは、前記第１の命令セットと同じような量の情
報を含むことができないことを理解すべきである。これ
に適応するために、メモリ空間は、プログラム命令ワー
ド内で指定することができるオペランド範囲を減少させ
ることにより、第２の命令セット内で節減されることが
好ましい。
【００２２】本発明の好ましい実施例において、前記プ
ロセッサ・コアは、前記第２の命令セットからのプログ
ラム命令ワードが単一のフェッチ・サイクルを必要と
し、かつ第１の命令セットからのプログラム命令ワード
が複数のフェッチ・サイクルを必要とするように、Ｙビ
ット・データ・バスによりメモリ・システムに接続され
る。
【００２３】Ｙビット・データ・バス及びメモリ・シス
テムの使用により、より費用の安価な総合システムを構
築できるようにすると共に、少なくとも第２の命令セッ
ト用の各プログラム命令ワードのために単一のフェッチ
・サイクルを利用可能にさせている。
【００２４】第１のデコード手段及び第２のデコード手
段は、完全に個別のものであってもよい。しかし、本発
明の好ましい実施例において、前記第２のデコード手段
は、前記第１のデコード手段の少なくとも一部分を再使
用している。
【００２５】前記第２のデコード手段により前記第１の
デコード手段の少なくとも一部分を再使用することによ
り、総合回路領域を減少させている。更に、前記第１の
命令セットが全般的に前記第２の命令セットほど複雑で
なく、かつ同一のプロセッサ・コアを駆動しているの
で、再使用を可能とするかなりの量の前記第２のデコー
ド手段が存在する。
【００２６】本発明は、他の特徴から見ると、データを
処理する方法を提供するものであって、前記方法は、Ｎ
ビット・データ通路を有するプロセッサ・コアのために
第１の処理モードか又は第２の処理モードかを選択し、
かつ複数のコア制御信号に応答するステップと、前記第
１の処理モードにおいて、第１のパーマネント命令セッ
トからＸビット・プログラム命令ワードをデコードして
前記コア制御信号を発生し、前記Ｎビット・データ通路
を使用する処理をトリガさせるステップと、前記第２の
処理モードにおいて、第２のパーマネント命令セットか
らＹビット・プログラム命令ワードをデコードして前記
コア制御信号を発生し、前記Ｎビット・データ通路を使
用する処理をトリガさせるステップであって、ＹがＸよ
り小さい前記ステップとを含む。
【００２７】さて、添付図面を参照し、単なる例として
本発明の一実施例を説明する。図１はＹビット・メモリ
・システム４に接続されたプロセッサ・コア２を含み、
（集積回路の一部として形成される）データ処理システ
ムを示す。この場合に、Ｙは１６に等しい。
【００２８】プロセッサ・コア２はレジスタ・バンク
６、ブース（Ｂｏｏｔｈｓ）乗算器８、バレル（ｂａｒ
ｒｅｌ）シフタ１０、３２ビット算術論理演算器１２及
び書き込みデータ・レジスタ１４を含む。プロセッサ・
コア２とメモリ・システム４との間には、命令パイプラ
イン１６、命令デコーダ１８及び読み出しデータ・レジ
スタ２０が配置されている。プロセッサ・コア２の一部
分であり、メモリ・システム４をアドレス指定するプロ
グラム・カウンタ・レジスタ２２が示されている。プロ
グラム・カウンタ・インクリメンタ２４は、各命令を実
行して、命令パイプライン１６のために新しい命令をフ
ェッチしなければならないときに、プログラム・カウン
タ・レジスタ２２内のプログラム・カウント値を増加さ
せるため、使用される。
【００２９】プロセッサ・コア２は種々の機能装置間の
Ｎビット・データ通路（この場合には、３２ビット・デ
ータ通路）に関連している。動作において、命令パイプ
ライン１６内の命令は命令デコーダ１８によりデコード
され、命令デコーダ１８はプロセッサ・コア２内の異な
る機能要素に転送される種々のコア制御信号を発生す
る。プロセッサ・コアの異なる部分は、これらのコア制
御信号に応答して、３２ビット乗算、３２ビット加算、
及び３２ビット論理オペレーションのような３２ビット
の処理オペレーションを実行する。
【００３０】レジスタ・バンク６は現在のプログラミン
グ・ステータス・レジスタ２６及びセーブしたプログラ
ミング・ステータス・レジスタ２８とを含む。現在のプ
ログラミング・ステータス・レジスタ２６はプロセッサ
・コア２用の種々の条件及びステータス・フラグを保持
している。これらのフラグは処理モード・フラグ（例え
ば、システム・モード、ユーザ・モード、メモリ破棄モ
ード等）と共に、算術演算オペレーション、キャリー等
において０結果の発生を表すフラグを含むものでもよ
い。セーブしたプログラミング・ステータス・レジスタ
２８（このようにバンクされた複数のセーブしたプログ
ラミング・ステータス・レジスタのうちの１つでよ
い。）は、処理モードスイッチをトリガする例外が発生
すると、現在のプログラミング・ステータス・レジスタ
２６の内容を一時的に記憶するために使用される。この
ようにして、例外処理はより高速かつより効率的に行わ
れる。
【００３１】現在のプログラミング・ステータス・レジ
スタ２６内には命令セット・フラグＴが含まれている。
この命令セット・フラグは命令デコーダ１８及びプログ
ラム・カウンタ・インクリメンタ２４に供給される。こ
の命令セット・フラグＴがセットされると、システムは
第２の命令セットの命令（即ち、Ｙビット・プログラム
命令ワード、この場合では１６ビット・プログラム命令
ワード）により動作する。命令セット・フラグＴは、第
２の命令セットにより動作するときに、小さな増加ステ
ップを取るようにプログラム・カウンタ・インクリメン
タ２４を制御している。これは、第２の命令セットのプ
ログラム命令ワードが小さいということと矛盾するもの
ではなく、従ってメモリ・システム４のメモリ位置内に
より密に配置される。
【００３２】先に述べたように、メモリ・システム４は
１６ビット・データ・バスを介して読み出しデータ・レ
ジスタ２０及び命令パイプライン１６に接続された１６
ビット・メモリ・システムである。このような１６ビッ
ト・メモリ・システムは、高いパフォーマンスの３２ビ
ット・メモリ・システムより簡単かつ安価である。この
ような１６ビット・メモリ・システムを使用すると、１
６ビット・プログラム命令ワードは単一サイクルでフェ
ッチされる。しかし、第２の命令セットからの３２ビッ
ト命令を使用すると（命令セット・フラグＴにより表示
されている）、命令パイプライン１６用の単一３２ビッ
ト命令を復帰させるのに２つの命令フェッチを必要とす
る。
【００３３】メモリ・システム４から必要とするプログ
ラム命令ワードが復帰されると、命令デコーダ１８によ
りデコードされ、命令が１６ビット命令であるか又は３
２ビット命令であるかに拘わらず、プロセッサ・コア２
内で３２ビット処理を開始させる。
【００３４】図１では、命令デコーダ１８が単一ブロッ
クとして示されている。しかし、１以上の命令セットに
対処するために、命令デコーダ１８は図２及び図３に関
連して説明するように、もっと複雑な構造を有する。
【００３５】図２は命令パイプライン１６及び単一命令
セットによりコピーするための命令デコーダ１８を示
す。この場合に、命令デコーダ１８は、３２ビット命令
をデコードするように機能する第１のデコード手段３０
のみを含む。この第１のデコード手段３０はプログラマ
ブル・ロジック・アレー（ＰＬＡ）を使用して第１の命
令セット（ＡＲＭ命令セット）をデコードして複数のコ
ア制御信号３２を発生し、これらのコア制御信号をプロ
セッサ・コア２に供給している。更に、現在デコードさ
れている（現在、コア制御信号３２を発生している）プ
ログラム命令ワードは、命令レジスタ３４内にも保持さ
れる。プロセッサ・コア２内の各機能要素（例えば、ブ
ース乗算器８又はレジスタ・バンク６）は、この命令レ
ジスタ３４から直接それらの処理オペレーションに必要
とされるオペランドを読み込む。
【００３６】このような構成のオペレーションの特徴
は、第１のデコード手段３０としてそれが動作するクロ
ック・サイクルの初期においてその入力のうちの一定の
もの（パイプＣのパイプライン段から出発する実線とし
て示されているＰビット）を必要とすることである。こ
れは、プロセッサ・コア２内の必要な要素を駆動するタ
イミングにより、コア制御信号３２が発生することを保
証することにある。第１のデコード手段３０は比較的に
大きく、かつ低速のプログラマブル・ロジック・アレー
構造であり、従ってタイミングを考慮することが重要で
ある。
【００３７】命令のデコードを行わせるためにこのよう
なプログラマブル・ロジック・アレー構造を設計するこ
とは、当該技術分野において通常のことである。これら
の入力から所望の出力を発生させることと共に、一組の
入力が定義される。この場合に、指定された組の命令パ
イプラインから指定された組の出力を発生させるＰＬＡ
構造を作り出すために、商業的に利用可能なソフトウェ
アが用いられている。
【００３８】図３は第１の命令セット及び第２の命令セ
ットを処理するように変更された図２のシステムを示
す。命令セット・フラグＴにより第１の命令セットが選
択されると、システムは図２に関連して説明されている
ように動作する。命令パイプライン１６における命令が
第２の命令セットからのものであることを命令セット・
フラグＴが表しているときは、第２のデコード手段３６
が活性になる。
【００３９】この第２のデコード手段は高速ＰＬＡ３８
及び並列低速ＰＬＡ４０を使用して１６ビット命令（サ
ム（Ｔｈｕｍｂ）命令）をデコードする。高速ＰＬＡ３
８は、１６ビット・サム命令の複数ビット・サブセット
（Ｑビット）を対応する３２ビットＡＲＭ命令のＰビッ
トにマップさせるために使用され、これら３２ビットＡ
ＲＭ命令は第１のデコード手段３０を駆動するために必
要とされる。このマッピングの実行には比較的に小数の
ビットが要求されるだけなので、高速ＰＬＡ３８は比較
的に浅くてもよく、従ってパイプＣの内容に応答して第
１のデコード手段がコア制御信号３２を発生させるため
に十分な時間が得られるように、十分な速さで動作す
る。高速ＰＬＡ３８は、完全に命令をマッピングするた
めに不必要に時間を費やすことなく、第１のデコード手
段に対して対応する３２ビット命令の臨界的なビットを
「だます」ように作用すると考えてよい。
【００４０】しかし、完全３２ビット命令は、大幅な変
更、及び大きな付加的な回路要素なしに動作することが
できるのであれば、プロセッサ・コア２が依然として必
要としている。時間臨界的なマッピングを高速ＰＬＡ３
８によって処理したことにより、並列に接続された低速
ＰＬＡ４０は、１６ビット命令を対応する３２ビット命
令にマッピングするために用いられる。このより複雑化
したマッピングは、高速ＰＬＡ３８及び第１のデコード
手段３０が動作するために費やす全時間に及ぶことがあ
り得る。重要なことは、３２ビット命令が、プロセッサ
・コア２に作用するコア制御信号３２に応答して、十分
な時間によりオペランドを読み取るために命令レジスタ
３４内に存在しなければならないということである。
【００４１】第２の命令セットをデコードするときに図
３のシステムの総合的な動作は、第２の命令セットから
の１６ビット命令を第１の命令セットからの３２ビット
命令にこれらが命令パイプライン１６上を進行するに従
って変換することにあることを理解すべきである。これ
は、第２の命令セットからの命令を第１の命令セット内
の命令へ１対１でマッピングさせることが存在するのを
保証するように、第２の命令セットを第１の命令セット
のサブセットにすることにより、実施可能にされる。
【００４２】命令セットフラグＴを設けると、第２の命
令セットを第１の命令セットに対して非直交となるよう
にすることが可能である。これは、第１の命令セット
が、何ら空きビットなしに、直交する更なる命令セット
を検出してデコード可能にするために使用できる既存の
命令セットとなる状況において、特に有用である。
【００４３】図４は３２ビット命令のデコーディングを
示す。図４の上端に、フェッチ・オペレーション、デコ
ード・オペレーション、及び実行オペレーションを実行
する連続的な処理クロック・サイクルが示されている。
特定の命令（例えば、掛け算命令）が必要なときは、１
以上の付加的な実行サイクルを付加することができる。
【００４４】３２ビット命令４２は複数の異なるフィー
ルドからなる。これらのフィールド間における境界は図
７に後に示すように命令を区別するために異なる。
【００４５】ビット命令４２内のいくつかのビットは、
一次デコード・フェーズ内でデコードすることを必要と
する。これらのＰビットはビット４〜７、２０及び２２
〜２７である。第１のデコード手段３０が必要とし、か
つ高速ＰＬＡ３８が「だまさ」なければならない複数の
ビットが存在する。これらのビットは第１のデコード手
段に印加されてデコードされ、これによってデコード・
サイクルの最初の部分の終りで適当なコア制御信号３２
を発生させる必要がある。必要ならば、デコード・サイ
クルの終わりである限り、完全な命令のデコードを行う
ことができる。デコード・サイクルの終わりで、実行サ
イクル中にプロセッサ・コア２により命令レジスタ３４
から命令内の複数のオペランドが読み出される。
【００４６】図５は１６ビット命令を３２ビット命令に
マッピングする１例を示す。太線が３２ビット命令内の
Ｐビットにマッピングすることを必要とする１６ビット
命令内のＱビットから、第１のデコード手段３０に印加
することができるように出発している。これらのビット
の大部分は直線的にコピーされるか、又は単純なマッピ
ングに係わっていることが分かる。１６ビット命令内の
オペランドＲｎ’、Ｒｄ及びイミディエイト（ｉｍｍｅ
ｄｉａｔｅ、即値）は、それらの最上位ビットを０によ
りパディングして３２ビット命令を満たすことが必要で
ある。このパディングは、３２ビット命令のオペランド
が１６ビット命令のオペランドより大きな範囲を有する
結果として必要とされるものである。
【００４７】図５の最端に示す３２ビット命令の一般化
したフォーマットにより、３２ビット命令は、１６ビッ
ト命令により表される命令のサブセットよりもかなり柔
軟性があることが明らかである。例えば、３２ビット命
令は、その命令を条件によって実行可能にさせる条件コ
ードＣｏｎｄが先行している。これに対して、１６ビッ
ト命令はそれ自身、何の条件コードも有しておらず、マ
ッピングされるべき３２ビット命令の条件コードは条件
実行状態が「常に」と等価な「１１１０」値にセットさ
れる。
【００４８】図６はこのような命令の他のマッピングを
示す。この場合に１６ビット命令は、図５に示したもの
と異なる形式のロード／ストア命令である。しかし、こ
の命令も依然として３２ビット命令セットの単一データ
転送命令のサブセットである。
【００４９】図７は３２ビット命令セットに関する異な
る１１形式の命令のフォーマットを示す。これらの命令
は、順に、 １．データ処理ＰＳＲ転送、 ２．乗算、 ３．単一データのスワップ、 ４．単一データの転送、 ５．未定、 ６．ブロック・データの転送、 ７．分岐、 ８．コ・プロセッサ・データの転送、 ９．コ・プロセッサ・データのオペレーション、 １０．コ・プロセッサ・レジスタの転送、及び １１．ソフトウェアの割込み である。
【００５０】この命令の詳細な説明は、アドバンスドＲ
ＩＳＣマシン社により製造されたＡＲＭ６のデータ・シ
ートに見い出すことができる。図７において太線枠内の
命令は、図５及び図６に示されているものである。
【００５１】図８は３２ビット命令セットに加えて設け
られる１６ビット命令セットを示す。この命令セットの
太線枠内の命令は、図５及び図６にそれぞれ示されてい
るものである。この１６ビット命令セット内の命令は、
単一の３２ビット命令セットに全てマッピングされても
よく、従って３２ビット命令セットのサブセットを形成
する。
【００５２】続いてこの命令セットにおける各命令間で
転送されるフォーマットは、下記のことを指定する。即
ち、 フォーマット１：Ｏｐ＝０，１．両オペレーションは条
件コード・フラグをセットする。 フォーマット２：Ｏｐ＝０，１．両オペレーションは条
件コード・フラグをセットする。 フォーマット３：３オペレーション・コード。大きなイ
ミディエイトを構築するために使用される。 フォーマット４：Ｏｐは３オペレーション・コードを与
え、全てのオペレーションはＭＯＶＳ Ｒｄ、Ｒｓ Ｓ
ＨＩＦＴ＃Ｉｍｍｅｄｉａｔｅ５である。ただし、ＳＨ
ＩＦＴは０はＬＳＬ、１はＬＳＲ、２はＡＳＲである。
ＡＲＭにより定義された０によりシフトする。
【００５３】フォーマット５：Ｏｐ１＊８＋Ｏｐ２は３
２ＡＬＵオペレーション・コードＲｄ＝ＲｄｏｐＲｎを
与える。全てのオペレーションは条件コード・フラグを
セットする。オペレーションは、ＡＮＤ、ＯＲ、ＥＯ
Ｒ、ＢＩＣ（ＡＮＤ ＮＯＴ）、ＮＥＧＡＴＥ、ＣＭ
Ｐ、ＣＭＮ、ＭＵＬ、ＴＳＴ、ＴＥＱ、ＭＯＶ、ＭＶＮ
（ＮＯＴ）、ＬＳＬ、ＬＳＲ、ＡＳＲ、ＲＯＲ。ＡＤ
Ｃ、ＳＢＣ、ＭＵＬＬの喪失。０によりシフトし、ＡＲ
Ｍにより定義された３１より大である。８特殊コード、
ＬＯはレジスタ０〜７を指定し、ＨＩはレジスタ８〜１
５を指定する。ＳＰＥＣＩＡＬはＣＰＳＲ又はＳＰＳＲ
である。 ８空コード フォーマット６：Ｏｐは４オペレーション・コードを与
える。全てのオペレーションは条件コード・フラグをセ
ットする。 ＡＤＤをＡＤＤ Ｒｄ，Ｒｓ，＃Ｉｍｍｅｄｉａｔｅ５
と交換することができる。 フォーマット７：ＰＣ＋オフセット（２５６ワード、１
０２４バイト）をロードする。オフセットは整合された
ワードでなければならないことに注意すべきである。 この命令は次の文字プールをアクセスするため、定数、
アドレス等をロードするために使用される。 フォーマット８：ＳＰ（ｒ７）＋２５６ワード（１０２
４バイト）からのワードをロードし、かつストアす
る。：ＳＰ（ｒ７）＋２５６かバイトからのバイトをロ
ードし、かつストアする。 これらの命令はスタック及びフレーム・アクセス用のも
のである。 フォーマット９：ワード（又はバイト）、符号付きの３
ビット Ｉｍｍｅｄｉａｔｅオフセット（後処理による増加／減
少）、強制再書き込みをロードし、かつストアする。Ｌ
はロード／ストアであり、Ｕはアップ／ダウン（加算／
引算オフセット）、Ｂはバイト／ワードである。 これらの命令はアレー・アクセスを目的とする。オフセ
ットはバイトに対して０〜７、またワードに対して０、
４〜２８を符号化する。
【００５４】フォーマット１０：符号付きレジスタ・オ
フセット（前処理による増加／減少）によりワード（又
はバイト）をロード及びストアする。再書き込みなし。
Ｌはロード／ストア、Ｕはアップ／ダウン（加算／引算
オフセット）、Ｂはバイト／ワード これらの命令は、ベース＋オフセット・ポインタ・アク
セスを目的とし、また８ビットとの組合わせにより、Ｍ
ＯＶ、ＡＤＤ、ＳＵＢはかなり速いイミディエイト・オ
フセット・アクセスを与える。 フォーマット１１：符号付き５ビット・イメディエイト
・オフセット（前処理による増加／減少）によりワード
（又はバイト）をロード及びストアする。再書き込みな
し。Ｌはロード／ストアであり、Ｂはバイト／ワードで
ある。 これらの命令は構造アクセス用を目的とする。オフセッ
トはバイトに対して０〜３１、またワードに対して０、
４〜１２４を符号化する。 フォーマット１２：多重ロード及びストア（強制再書き
込み） Ｒｌｉｓｔはレジスタｒ０〜ｒ７を指定する。これら命
令のサブクラスは、一対のサブルーチン・コール命令及
びリターン命令である。ｒ７がベースであり、かつビッ
ト７がｒｌｉｓｔにセットされるときのＬＭＤに対して
は、ＰＣがロードされる。ｒ７がベースであり、かつビ
ット７がｒｌｉｓｔにセットされるときのＳＴＭに対し
ては、ＬＲがストアされる。ｒ７がベース・レジスタと
して使用されるときは、ｓｐが代わりに使用される。両
者の場合には、フル下降スタックが実施される。即ち、
ＬＤＭはＡＲＭのＬＤＭＦＤと同様であり、ＳＴＭはＡ
ＲＭのＳＴＭＦＤと同様である。従ってブロック・コピ
ーに対しては、エンド・ポインタとしてｒ７を使用す
る。ｒ７がベースでないときは、ＬＤＭ及びＳＴＭはＡ
ＲＭのＬＤＭＩＡ、ＳＴＭＩＡと同様である。
【００５５】フォーマット１３：ロード・アドレス。こ
の命令はＰＣ又はスタック・ポインタに８ビットの符合
なし定数を付加してその結果を宛先レジスタにストアす
る。 ＳＰビットは、ＳＰ又はＰＣがソースであるか否かを表
す。ＳＰがソースであり、かつｒ７が宛先レジスタとし
て指定されているときは、ＳＰは宛先レジスタとして使
用される。 フォーマット１４：条件分岐、＋／−１２８バイト。た
だし、ｃｏｎｄは条件コード（ＡＲＭに基づくものとし
て）定義され、ｃｏｎｄ＝１５はＳＷＩとして符号化す
る（２５６のみがフルにされる必要がある。）。 フォーマット１５：長い分岐及びリンクのビット２２：
１２をセットする。 フォーマット１６：長い分岐及びリンクを実行する。オ
ペレーションはＳＵＢｎｅｗｌｒ、ｐｃ、＃４；ＯＲＲ
ｐｃ、ｏｌｄｌｒ、＃ｏｆｆｓｅｔ＜＜１である。ｎ
ｅｗｌｒ及びｏｌｄｒ手段はオペレーションの前後のｌ
ｒレジスタを意味する。
【００５６】前述のように、１６ビット命令セットは３
２ビット命令セットに比較してオペランド範囲を減少さ
せている。これに対して、１６ビット命令セットは、完
全な３２ビットの命令セット用に設けられているレジス
タ６のサブセット（図１を参照すること）を用いる。図
９は１６ビット命令を設定することにより用いられるレ
ジスタのサブセットを示す。
【図面の簡単な説明】
【図１】図１はプロセッサ・コア及びメモリ・システム
に関連するデータ処理装置を概要的に示す。
【図２】図２は単一の命令セットを有するシステム用の
命令及び命令デコードを概要的に示す。
【図３】図３は２つの命令セットを有するシステムに使
用する命令パイプライン及び命令デコードを示す。
【図４】図４はＸビット・プログラム命令ワードのデコ
ード処理を示す。
【図５】図５はＹビット・プログラム命令ワードをＸビ
ット・プログラム命令ワードにマッピングする処理を示
す。
【図６】図６はＹビット・プログラム命令ワードをＸビ
ット・プログラム命令ワードにマッピングする処理を示
す。
【図７】図７はＸビット命令セットを示す。
【図８】図８はＹビット命令セットを示す。
【図９】図９は第１の命令セット及び第２の命令セット
に適用可能な処理レジスタを示す。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年２月１２日（２００２．２．１
２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャガー，デビッド ビビアン イギリス国 シービー１ ４ティーエヌ ケンブリッジ，チェリー ヒントン，マン ドリル クロース 48 Ｆターム(参考） 5B033 AA06 AA11 BA02 BA05

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 データを処理する装置において、 Ｎビット・データ通路を有し、かつ複数のコア制御信号
    に応答するプロセッサ・コアと、 第１のパーマネント命令セットからのＸビット・プログ
    ラム命令ワードをデコードして前記コア制御信号を発生
    し、前記Ｎビット・データ通路を用いる処理をトリガさ
    せる第１のデコード手段と、 第２のパーマネント命令セットからのＹビット・プログ
    ラム命令ワードをデコードして前記コア制御信号を発生
    し、前記Ｎビット・データ通路を用いる処理をトリガさ
    せる第２のデコード手段であって、ＹがＸより小さい前
    記第２のデコード手段と、 受け取ったプログラム命令ワードに前記第１のデコード
    手段を用いる第１の処理モードか、又は受け取ったプロ
    グラム命令ワードに前記第２のデコード手段を用いる第
    ２の処理モードを選択する命令セット・スイッチとを含
    む前記装置。
  2. 【請求項２】 データを処理する方法において、 Ｎビット・データ通路を有し、かつ複数のコア制御信号
    に応答するプロセッサ・コアのために第１の処理モード
    か又は第２の処理モードかを選択するステップと、 前記第１の処理モードにおいて、第１のパーマネント命
    令セットからＸビット・プログラム命令ワードをデコー
    ドして前記コア制御信号を発生し、前記Ｎビット・デー
    タ通路を用いる処理をトリガするステップと、 前記第２の処理モードにおいて、第２のパーマネント命
    令セットからのＹビット・プログラム命令ワードをデコ
    ードして前記コア制御信号を発生し、前記Ｎビット・デ
    ータ通路を用いる処理をトリガするステップであって、
    ＹがＸより小さいステップとを含む前記方法。
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