JPH11143710A - 処理対象値入力装置及びプログラム変換装置 - Google Patents
処理対象値入力装置及びプログラム変換装置Info
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- JPH11143710A JPH11143710A JP9302012A JP30201297A JPH11143710A JP H11143710 A JPH11143710 A JP H11143710A JP 9302012 A JP9302012 A JP 9302012A JP 30201297 A JP30201297 A JP 30201297A JP H11143710 A JPH11143710 A JP H11143710A
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Abstract
(57)【要約】
【課題】 演算結果やメモリからの読み出し結果を記憶
し、その記憶した値を用いる命令フォーマットを用いる
ことにより、命令語中のレジスタ指定部分を短縮し、プ
ログラムサイズを圧縮することを可能とする処理対象値
入力装置を提供する。 【解決手段】 いわゆるＬＩＷ或いはＶＬＩＷアーキテ
クチャのマイクロプロセッサにおいて、演算器７１２の
演算結果を演算結果記録部７１４が記憶し、前記演算結
果の値を用いて所定の処理を実行する旨の命令に対応し
て、演算結果記録部７１４に記憶された値を演算器７１
２等に入力する。
し、その記憶した値を用いる命令フォーマットを用いる
ことにより、命令語中のレジスタ指定部分を短縮し、プ
ログラムサイズを圧縮することを可能とする処理対象値
入力装置を提供する。 【解決手段】 いわゆるＬＩＷ或いはＶＬＩＷアーキテ
クチャのマイクロプロセッサにおいて、演算器７１２の
演算結果を演算結果記録部７１４が記憶し、前記演算結
果の値を用いて所定の処理を実行する旨の命令に対応し
て、演算結果記録部７１４に記憶された値を演算器７１
２等に入力する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サにおいて処理の対象となる値を実行回路に入力する処
理対象値入力装置、及び未並列化命令列からなるプログ
ラムを並列化命令列からなるプログラムに変換するため
のプログラム変換装置に関する。
サにおいて処理の対象となる値を実行回路に入力する処
理対象値入力装置、及び未並列化命令列からなるプログ
ラムを並列化命令列からなるプログラムに変換するため
のプログラム変換装置に関する。
【０００２】
【従来の技術】従来からプロセッサの並列処理のアーキ
テクチャとして、ＬＩＷ（ＬｏｎｇＩｎｓｔｒｕｃｔｉ
ｏｎ Ｗｏｒｄ）或いはＶＬＩＷ（Ｖｅｒｙ Ｌｏｎｇ
Ｉｎｓｔｒｕｃｔｉｏｎ Ｗｏｒｄ）と呼ばれるアー
キテクチャがある。このアーキテクチャは、並列処理の
スケジューリングをコンパイラ等のソフトウェアによっ
て行うものであり、コンパイラ等は並列動作実現する比
較的長い機械語命令を生成する。
テクチャとして、ＬＩＷ（ＬｏｎｇＩｎｓｔｒｕｃｔｉ
ｏｎ Ｗｏｒｄ）或いはＶＬＩＷ（Ｖｅｒｙ Ｌｏｎｇ
Ｉｎｓｔｒｕｃｔｉｏｎ Ｗｏｒｄ）と呼ばれるアー
キテクチャがある。このアーキテクチャは、並列処理の
スケジューリングをコンパイラ等のソフトウェアによっ
て行うものであり、コンパイラ等は並列動作実現する比
較的長い機械語命令を生成する。
【０００３】以下、従来の技術について図を用いて説明
する。図３は、従来のＬＩＷ或いはＶＬＩＷと呼ばれる
アーキテクチャを持つマイクロプロセッサの命令フォー
マットの例を示す図である。命令全体の語長は８０ビッ
トであり、１命令は、メモリアクセス用のユニット、整
数演算用のユニット、アドレス演算用のユニット、浮動
小数点演算用のユニット、分岐用のユニットの５つのユ
ニットからなる。従って、同図に示すモデルでは、メモ
リアクセス、整数演算、アドレス演算、浮動小数点演
算、分岐を同時に処理可能である。
する。図３は、従来のＬＩＷ或いはＶＬＩＷと呼ばれる
アーキテクチャを持つマイクロプロセッサの命令フォー
マットの例を示す図である。命令全体の語長は８０ビッ
トであり、１命令は、メモリアクセス用のユニット、整
数演算用のユニット、アドレス演算用のユニット、浮動
小数点演算用のユニット、分岐用のユニットの５つのユ
ニットからなる。従って、同図に示すモデルでは、メモ
リアクセス、整数演算、アドレス演算、浮動小数点演
算、分岐を同時に処理可能である。
【０００４】このことは、ヘネシー＆パターソン著『コ
ンピュータ・アーキテクチャ』（日経BP出版センター）
及び馬場敬信著『コンピュータアーキテクチャ（ｐ３１
７）』（オーム社）に記述されている。図４は、各ユニ
ットの詳細フォーマットを示す図である。同図に示すモ
デルでは、１つのユニットが１６ビットであり、命令の
動作の別を表す命令種別フィールドと、２つのレジスタ
指定フィールドを有する。
ンピュータ・アーキテクチャ』（日経BP出版センター）
及び馬場敬信著『コンピュータアーキテクチャ（ｐ３１
７）』（オーム社）に記述されている。図４は、各ユニ
ットの詳細フォーマットを示す図である。同図に示すモ
デルでは、１つのユニットが１６ビットであり、命令の
動作の別を表す命令種別フィールドと、２つのレジスタ
指定フィールドを有する。
【０００５】命令種別フィールドは６ビットあり、ユニ
ット毎に６４種類の命令を区別することができ、レジス
タ指定フィールドは５ビットあり、３２本の汎用レジス
タを区別することができる。図５は、ＬＩＷ或いはＶＬ
ＩＷと呼ばれるアーキテクチャを持つマイクロプロセッ
サのハードウェア構成の一部を示す図である。
ット毎に６４種類の命令を区別することができ、レジス
タ指定フィールドは５ビットあり、３２本の汎用レジス
タを区別することができる。図５は、ＬＩＷ或いはＶＬ
ＩＷと呼ばれるアーキテクチャを持つマイクロプロセッ
サのハードウェア構成の一部を示す図である。
【０００６】マイクロプロセッサ１００は、レジスタ１
１と、整数演算器１２と、メモリ１３と、整数演算器１
２への入力配線１２１１及び１２１２と、整数演算器１
２からの出力配線１２２と、レジスタ１１からメモリ１
３へのアドレス配線１３１と、レジスタ１１からメモリ
１３へのデータ配線１３２と、メモリ１３からレジスタ
１１へのデータ配線１３３とを備える。
１と、整数演算器１２と、メモリ１３と、整数演算器１
２への入力配線１２１１及び１２１２と、整数演算器１
２からの出力配線１２２と、レジスタ１１からメモリ１
３へのアドレス配線１３１と、レジスタ１１からメモリ
１３へのデータ配線１３２と、メモリ１３からレジスタ
１１へのデータ配線１３３とを備える。
【０００７】レジスタ１１は、演算結果やアドレス等の
値を保持するものである。入力配線１２１１及び１２１
２は、レジスタ１１のうち任意の２つのレジスタの値を
整数演算器１２に渡すための配線である。出力配線１２
２は、整数演算器１２の演算結果をレジスタ１１に渡す
ための配線である。
値を保持するものである。入力配線１２１１及び１２１
２は、レジスタ１１のうち任意の２つのレジスタの値を
整数演算器１２に渡すための配線である。出力配線１２
２は、整数演算器１２の演算結果をレジスタ１１に渡す
ための配線である。
【０００８】アドレス配線１３１は、レジスタ１１のう
ち任意のレジスタの値をアドレス値としてメモリ１３の
読み書きのアクセスに用いるための配線である。データ
配線１３２は、アドレス配線１３１で示されるメモリア
ドレスへレジスタ１１のうち任意のレジスタの値を書き
込むための配線である。データ配線１３３は、アドレス
配線１３１で示されるメモリアドレスの内容をレジスタ
１１のうち任意のレジスタへ書き込むための配線であ
る。
ち任意のレジスタの値をアドレス値としてメモリ１３の
読み書きのアクセスに用いるための配線である。データ
配線１３２は、アドレス配線１３１で示されるメモリア
ドレスへレジスタ１１のうち任意のレジスタの値を書き
込むための配線である。データ配線１３３は、アドレス
配線１３１で示されるメモリアドレスの内容をレジスタ
１１のうち任意のレジスタへ書き込むための配線であ
る。
【０００９】なお、アドレス演算器又は浮動少数点演算
器についても、整数演算器１２と整数演算器１２への入
力配線１２１１及び１２１２と整数演算器１２からの出
力配線１２２とからなる構成における整数演算器１２の
代わりにアドレス演算器又は浮動小数点演算器を置き換
えたものと同様であるため、説明を省略する。この従来
例におけるマイクロプロセッサの動作を、図を用いて説
明する。
器についても、整数演算器１２と整数演算器１２への入
力配線１２１１及び１２１２と整数演算器１２からの出
力配線１２２とからなる構成における整数演算器１２の
代わりにアドレス演算器又は浮動小数点演算器を置き換
えたものと同様であるため、説明を省略する。この従来
例におけるマイクロプロセッサの動作を、図を用いて説
明する。
【００１０】図６は、命令の例を示す図である。同図で
は図５に示すハードウェア構成で動作する様子を示すた
め、整数演算ユニットとメモリアクセスユニットからな
る命令を示している。同図に示す命令５０１は、レジス
タＲ１とＲ２の内容を加算した結果をＲ２に格納し、こ
れと同時にＲ３でアドレスが示されるメモリの内容をＲ
０に格納する命令である。
は図５に示すハードウェア構成で動作する様子を示すた
め、整数演算ユニットとメモリアクセスユニットからな
る命令を示している。同図に示す命令５０１は、レジス
タＲ１とＲ２の内容を加算した結果をＲ２に格納し、こ
れと同時にＲ３でアドレスが示されるメモリの内容をＲ
０に格納する命令である。
【００１１】また、命令５０１に続く命令５０２は、レ
ジスタＲ０とＲ１の内容を加算した結果をＲ１に格納
し、これと同時にＲ２でアドレスが示されるメモリの内
容をＲ３に格納する命令である。命令５０１、命令５０
２を実現するために必要なビット数はそれぞれ２つのユ
ニットを使用するものであり３２ビットである（図３、
図４参照）。
ジスタＲ０とＲ１の内容を加算した結果をＲ１に格納
し、これと同時にＲ２でアドレスが示されるメモリの内
容をＲ３に格納する命令である。命令５０１、命令５０
２を実現するために必要なビット数はそれぞれ２つのユ
ニットを使用するものであり３２ビットである（図３、
図４参照）。
【００１２】ここで、これらの命令の実行動作を説明す
る。 ＜命令５０１＞（１）まず命令５０１の実行動作として
レジスタ１１のうちＲ１とＲ２の内容が、入力配線１２
１１および１２１２を通じて整数演算器１２に渡され
る。 （２）整数演算器１２は渡された２つの値を加算する。
加算結果は出力配線１２２を通じてレジスタ１１のうち
レジスタＲ２に書き込まれる。
る。 ＜命令５０１＞（１）まず命令５０１の実行動作として
レジスタ１１のうちＲ１とＲ２の内容が、入力配線１２
１１および１２１２を通じて整数演算器１２に渡され
る。 （２）整数演算器１２は渡された２つの値を加算する。
加算結果は出力配線１２２を通じてレジスタ１１のうち
レジスタＲ２に書き込まれる。
【００１３】（３）上記（１）と同時に、レジスタ１１
のうちレジスタＲ３の内容は、アドレス配線１３１を通
じてメモリ１３に渡される。 （４）メモリ１３は渡された値をアドレス値として値を
読み出す。読み出した結果はデータ配線１３３を通じて
レジスタ１１のうちレジスタＲ０に書き込まれる。
のうちレジスタＲ３の内容は、アドレス配線１３１を通
じてメモリ１３に渡される。 （４）メモリ１３は渡された値をアドレス値として値を
読み出す。読み出した結果はデータ配線１３３を通じて
レジスタ１１のうちレジスタＲ０に書き込まれる。
【００１４】＜命令５０２＞ （５）次に命令５０２が実行され、レジスタ１１のうち
Ｒ０とＲ１の内容が、入力配線１２１１および１２１２
を通じて整数演算器１２に渡される。 （６）整数演算器１２は渡された２つの値を加算する。
加算結果は出力配線１２２を通じてレジスタ１１のうち
レジスタＲ１に書き込まれる。
Ｒ０とＲ１の内容が、入力配線１２１１および１２１２
を通じて整数演算器１２に渡される。 （６）整数演算器１２は渡された２つの値を加算する。
加算結果は出力配線１２２を通じてレジスタ１１のうち
レジスタＲ１に書き込まれる。
【００１５】（７）上記（５）と同時に、レジスタ１１
のうちレジスタＲ２の内容は、アドレス配線１３１を通
じてメモリ１３に渡される。 （８）メモリ１３は渡された値をアドレス値として値を
読み出す。読み出した結果はデータ配線１３３を通じて
レジスタ１１のうちレジスタＲ３に書き込まれる。
のうちレジスタＲ２の内容は、アドレス配線１３１を通
じてメモリ１３に渡される。 （８）メモリ１３は渡された値をアドレス値として値を
読み出す。読み出した結果はデータ配線１３３を通じて
レジスタ１１のうちレジスタＲ３に書き込まれる。
【００１６】このように、従来のマイクロプロセッサ
は、２つのレジスタ指定フィールドを有する命令フォー
マットを扱い、この命令フォーマットで作成されたプロ
グラムの動作を実行していた。
は、２つのレジスタ指定フィールドを有する命令フォー
マットを扱い、この命令フォーマットで作成されたプロ
グラムの動作を実行していた。
【００１７】
【発明が解決しようとする課題】しかしながら、上述し
たＬＩＷ或いはＶＬＩＷと呼ばれるアーキテクチャにお
いては、プログラムのコードサイズが大きくなる問題が
ある。プログラムのコードサイズが大きくなることは、
キャッシュヒット率が低下しプログラムの実行性能が劣
化すること、或いは、製品に搭載するＲＯＭの大きさが
増加し製品が高価格になること等の問題を引き起こす。
たＬＩＷ或いはＶＬＩＷと呼ばれるアーキテクチャにお
いては、プログラムのコードサイズが大きくなる問題が
ある。プログラムのコードサイズが大きくなることは、
キャッシュヒット率が低下しプログラムの実行性能が劣
化すること、或いは、製品に搭載するＲＯＭの大きさが
増加し製品が高価格になること等の問題を引き起こす。
【００１８】これは、前記『コンピュータ・アーキテク
チャ』に記載されているループアンローリングによる同
種処理を複数回記述することに起因するもの、及び、十
分に並列化できなかった結果未使用となった処理ユニッ
トに対応するフィールドは無駄になることに起因するも
のの２点以外に、オフセット指定が不要なときのオフセ
ット指定フィールドや、レジスタ指定が不要なときのレ
ジスタ指定フィールド等、各処理ユニット中の不要なフ
ィールドが無駄になるということにも起因する。
チャ』に記載されているループアンローリングによる同
種処理を複数回記述することに起因するもの、及び、十
分に並列化できなかった結果未使用となった処理ユニッ
トに対応するフィールドは無駄になることに起因するも
のの２点以外に、オフセット指定が不要なときのオフセ
ット指定フィールドや、レジスタ指定が不要なときのレ
ジスタ指定フィールド等、各処理ユニット中の不要なフ
ィールドが無駄になるということにも起因する。
【００１９】そこで、本発明は、かかる問題点に鑑み、
レジスタ指定が不要なときのレジスタフィールドの無駄
を防止する手段を用いてプログラムのコードサイズを減
少させるものであり、マイクロプロセッサ設計の際に、
レジスタを指定するフィールドを不要とする命令を含む
命令フォーマットを定めることを可能とするための処理
対象値入力装置、及び未並列化命令列からなるプログラ
ムを当該処理対象値入力装置を備えるマイクロプロセッ
サに適合する並列化命令列からなるプログラムに変換す
るためのプログラム変換装置を提供することを目的とす
る。
レジスタ指定が不要なときのレジスタフィールドの無駄
を防止する手段を用いてプログラムのコードサイズを減
少させるものであり、マイクロプロセッサ設計の際に、
レジスタを指定するフィールドを不要とする命令を含む
命令フォーマットを定めることを可能とするための処理
対象値入力装置、及び未並列化命令列からなるプログラ
ムを当該処理対象値入力装置を備えるマイクロプロセッ
サに適合する並列化命令列からなるプログラムに変換す
るためのプログラム変換装置を提供することを目的とす
る。
【００２０】
【課題を解決するための手段】上記課題を解決するため
に本発明に係る処理対象値入力装置は、１命令中に複数
の処理を指定する命令フォーマットを有する命令を読み
込み、前記命令で指定された複数の処理を複数の実行回
路を用いて並列に実行するマイクロプロセッサにおい
て、前記複数の実行回路のうち少なくとも１つの実行回
路に処理対象値を入力する処理対象値入力装置であっ
て、前記複数の実行回路のうち少なくとも１つの実行回
路から実行結果が出力される毎に当該実行結果として出
力される値を記録する出力値記録手段と、所定の命令に
対応して前記出力値記録手段に記録された値を前記複数
の実行回路のうち少なくとも１つの実行回路に入力する
出力値入力手段とを備えることを特徴とする。
に本発明に係る処理対象値入力装置は、１命令中に複数
の処理を指定する命令フォーマットを有する命令を読み
込み、前記命令で指定された複数の処理を複数の実行回
路を用いて並列に実行するマイクロプロセッサにおい
て、前記複数の実行回路のうち少なくとも１つの実行回
路に処理対象値を入力する処理対象値入力装置であっ
て、前記複数の実行回路のうち少なくとも１つの実行回
路から実行結果が出力される毎に当該実行結果として出
力される値を記録する出力値記録手段と、所定の命令に
対応して前記出力値記録手段に記録された値を前記複数
の実行回路のうち少なくとも１つの実行回路に入力する
出力値入力手段とを備えることを特徴とする。
【００２１】これにより、前記出力値記録手段は、命令
中の命令種別フィールド又はレジスタ指定フィールドで
記録すべき指示を何等指定しなくても、実行回路の実行
結果を記録し、この記録した値を利用する必要がある場
合には、命令中のレジスタフィールドでの指定を要さず
に、実行回路の入力とすることができるため、即ち、実
行結果の受け渡しに明示的なレジスタを用いないため、
マイクロプロセッサの設計において、レジスタ指定を一
部削減した命令フォーマットを採用することが可能とな
り、このマイクロプロセッサに対応するプログラムのサ
イズを小さなものにすることができる。
中の命令種別フィールド又はレジスタ指定フィールドで
記録すべき指示を何等指定しなくても、実行回路の実行
結果を記録し、この記録した値を利用する必要がある場
合には、命令中のレジスタフィールドでの指定を要さず
に、実行回路の入力とすることができるため、即ち、実
行結果の受け渡しに明示的なレジスタを用いないため、
マイクロプロセッサの設計において、レジスタ指定を一
部削減した命令フォーマットを採用することが可能とな
り、このマイクロプロセッサに対応するプログラムのサ
イズを小さなものにすることができる。
【００２２】また、本発明に係るプログラム変換装置
は、処理対象値入力装置を備えるマイクロプロセッサに
対するプログラム変換装置であって、１命令で１処理を
指定する命令フォーマットの未並列化命令列を１命令中
に複数の処理を指定する命令フォーマットの並列化命令
列に変換する並列化手段を備え、前記並列化手段は、前
記未並列化命令列中に第１の処理を指定する第１の命令
と第１の処理の結果を用いて第２の処理を指定する第２
の命令とがある場合に、第２の命令を含む一群の命令
を、前記処理対象値入力装置における出力値入力手段を
使用する処理指定を含む並列化命令に変換することを特
徴とする。
は、処理対象値入力装置を備えるマイクロプロセッサに
対するプログラム変換装置であって、１命令で１処理を
指定する命令フォーマットの未並列化命令列を１命令中
に複数の処理を指定する命令フォーマットの並列化命令
列に変換する並列化手段を備え、前記並列化手段は、前
記未並列化命令列中に第１の処理を指定する第１の命令
と第１の処理の結果を用いて第２の処理を指定する第２
の命令とがある場合に、第２の命令を含む一群の命令
を、前記処理対象値入力装置における出力値入力手段を
使用する処理指定を含む並列化命令に変換することを特
徴とする。
【００２３】これにより、未並列化命令列中に第１の処
理を指定する第１の命令と、第１の処理の結果を用いて
行う第２の処理を指定する第２の命令とがある場合に、
レジスタ指定を一部削減した命令フォーマットを用いた
並列化命令列に変換することが可能となり、生成するプ
ログラムのサイズを小さなものにすることができる。
理を指定する第１の命令と、第１の処理の結果を用いて
行う第２の処理を指定する第２の命令とがある場合に、
レジスタ指定を一部削減した命令フォーマットを用いた
並列化命令列に変換することが可能となり、生成するプ
ログラムのサイズを小さなものにすることができる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。 ＜構成＞図１は、実施の形態における本発明に係る処理
対象値入力装置を備えたマイクロプロセッサの構成図で
ある。
て、図面を用いて説明する。 ＜構成＞図１は、実施の形態における本発明に係る処理
対象値入力装置を備えたマイクロプロセッサの構成図で
ある。
【００２５】ここで、処理対象値入力装置は、マイクロ
プロセッサ７１００において、処理の対象となる値を指
定する装置であり、演算結果記録部７１４と、読み出し
結果記録部７１５と、整数演算器７１２への入力配線７
１４１及び７１５１と、整数演算器７１２からの出力配
線７１４４と、演算結果記録部７１４からメモリ７１３
へのアドレス配線７１４２及びデータ配線７１４３と、
読み出し結果記録部からメモリ７１３へのアドレス配線
７１５２及びデータ配線７１５３と、メモリ７１３から
読み出し結果記録部７１５へのデータ配線７１５４とを
備える。
プロセッサ７１００において、処理の対象となる値を指
定する装置であり、演算結果記録部７１４と、読み出し
結果記録部７１５と、整数演算器７１２への入力配線７
１４１及び７１５１と、整数演算器７１２からの出力配
線７１４４と、演算結果記録部７１４からメモリ７１３
へのアドレス配線７１４２及びデータ配線７１４３と、
読み出し結果記録部からメモリ７１３へのアドレス配線
７１５２及びデータ配線７１５３と、メモリ７１３から
読み出し結果記録部７１５へのデータ配線７１５４とを
備える。
【００２６】本実施の形態におけるマイクロプロセッサ
７１００が、従来例におけるマイクロプロセッサ１００
の構成と異なる点は、処理対象値入力装置を備えた点で
あり、レジスタ７１１と、整数演算器７１２と、メモリ
７１３と、演算結果記録部７１４と、読み出し結果記録
部７１５と、整数演算器７１２への入力配線７１２１
１、７１２１２、７１４１及び７１５１と、整数演算器
７１２からの出力配線７１２２及び７１４４と、レジス
タ７１１からメモリ７１３へのアドレス配線７１３１
と、レジスタ７１１からメモリ７１３へのデータ配線７
１３２と、メモリ７１３からレジスタ７１１へのデータ
配線７１３３と、演算結果記録部７１４からメモリ７１
３へのアドレス配線７１４２及びデータ配線７１４３
と、読み出し結果記録部からメモリ７１３へのアドレス
配線７１５２及びデータ配線７１５３と、メモリ７１３
から読み出し結果記録部７１５へのデータ配線７１５４
とを備える。
７１００が、従来例におけるマイクロプロセッサ１００
の構成と異なる点は、処理対象値入力装置を備えた点で
あり、レジスタ７１１と、整数演算器７１２と、メモリ
７１３と、演算結果記録部７１４と、読み出し結果記録
部７１５と、整数演算器７１２への入力配線７１２１
１、７１２１２、７１４１及び７１５１と、整数演算器
７１２からの出力配線７１２２及び７１４４と、レジス
タ７１１からメモリ７１３へのアドレス配線７１３１
と、レジスタ７１１からメモリ７１３へのデータ配線７
１３２と、メモリ７１３からレジスタ７１１へのデータ
配線７１３３と、演算結果記録部７１４からメモリ７１
３へのアドレス配線７１４２及びデータ配線７１４３
と、読み出し結果記録部からメモリ７１３へのアドレス
配線７１５２及びデータ配線７１５３と、メモリ７１３
から読み出し結果記録部７１５へのデータ配線７１５４
とを備える。
【００２７】レジスタ７１１は、従来例のレジスタ１１
と同等であり演算結果やアドレス等の値を保持するもの
である。入力配線７１２１１及び７１２１２は、従来例
の入力配線１２１１及び１２１２と同等であり、レジス
タ７１１のうち任意の２つのレジスタの値を整数演算器
７１２に渡すための配線である。
と同等であり演算結果やアドレス等の値を保持するもの
である。入力配線７１２１１及び７１２１２は、従来例
の入力配線１２１１及び１２１２と同等であり、レジス
タ７１１のうち任意の２つのレジスタの値を整数演算器
７１２に渡すための配線である。
【００２８】出力配線７１２２は、従来例の出力配線１
２２と同等であり、整数演算器７１２の演算結果をレジ
スタ７１１に渡すための配線である。アドレス配線７１
３１は、従来例のアドレス配線１３１と同等であり、レ
ジスタ７１１のうち任意のレジスタの値をアドレス値と
してメモリ７１３の読み書きのアクセスに用いるための
配線である。
２２と同等であり、整数演算器７１２の演算結果をレジ
スタ７１１に渡すための配線である。アドレス配線７１
３１は、従来例のアドレス配線１３１と同等であり、レ
ジスタ７１１のうち任意のレジスタの値をアドレス値と
してメモリ７１３の読み書きのアクセスに用いるための
配線である。
【００２９】データ配線７１３２は、従来例のデータ配
線１３２と同等であり、アドレス配線７１３１で示され
るメモリアドレスへレジスタ７１１のうち任意のレジス
タの値を書き込むための配線である。データ配線７１３
３は、従来例のデータ配線１３３と同等であり、アドレ
ス配線７１３１で示されるメモリアドレスの内容をレジ
スタ７１１のうち任意のレジスタへ書き込むための配線
である。
線１３２と同等であり、アドレス配線７１３１で示され
るメモリアドレスへレジスタ７１１のうち任意のレジス
タの値を書き込むための配線である。データ配線７１３
３は、従来例のデータ配線１３３と同等であり、アドレ
ス配線７１３１で示されるメモリアドレスの内容をレジ
スタ７１１のうち任意のレジスタへ書き込むための配線
である。
【００３０】整数演算器７１２は、拡張された整数演算
器であり、従来例の整数演算器１２の機能に加え、演算
結果記録部７１４に記録された値を用いて演算を行なう
機能と、読み出し結果記録部７１５に記録された値を用
いて演算を行なう機能を有するものである。メモリ７１
３は、拡張されたメモリであり、従来例のメモリ１３の
機能に加え、演算結果記録部７１４に記録された値をア
ドレスとしてメモリアクセスを行なう機能と、演算結果
記録部７１４に記録された値をメモリへ書き込む機能
と、読み出し結果記録部７１５に記録された値を用いて
メモリアクセスを行なう機能と、読み出し結果記録部７
１５に記録された値をメモリへ書き込む機能を有するも
のである。
器であり、従来例の整数演算器１２の機能に加え、演算
結果記録部７１４に記録された値を用いて演算を行なう
機能と、読み出し結果記録部７１５に記録された値を用
いて演算を行なう機能を有するものである。メモリ７１
３は、拡張されたメモリであり、従来例のメモリ１３の
機能に加え、演算結果記録部７１４に記録された値をア
ドレスとしてメモリアクセスを行なう機能と、演算結果
記録部７１４に記録された値をメモリへ書き込む機能
と、読み出し結果記録部７１５に記録された値を用いて
メモリアクセスを行なう機能と、読み出し結果記録部７
１５に記録された値をメモリへ書き込む機能を有するも
のである。
【００３１】演算結果記録部７１４は、整数演算器７１
２の出力を保持しておき、整数演算器７１２あるいはメ
モリ７１３の入力とすることを可能にするものである。
入力配線７１４１は、演算結果記録部７１４から整数演
算器７１２への配線であり、これを通じて演算結果記録
部７１４に保持されている値が整数演算器７１２に渡さ
れる。
２の出力を保持しておき、整数演算器７１２あるいはメ
モリ７１３の入力とすることを可能にするものである。
入力配線７１４１は、演算結果記録部７１４から整数演
算器７１２への配線であり、これを通じて演算結果記録
部７１４に保持されている値が整数演算器７１２に渡さ
れる。
【００３２】アドレス配線７１４２は、演算結果記録部
７１４からメモリ７１３へのアドレス配線であり、これ
を通じて演算結果記録部７１４に保持されているアドレ
ス値がメモリ７１３に渡される。データ配線７１４３
は、演算結果記録部７１４からメモリ７１３へのデータ
配線であり、これを通じて演算結果記録部７１４に保持
されているデータ値がメモリ７１３に渡される。
７１４からメモリ７１３へのアドレス配線であり、これ
を通じて演算結果記録部７１４に保持されているアドレ
ス値がメモリ７１３に渡される。データ配線７１４３
は、演算結果記録部７１４からメモリ７１３へのデータ
配線であり、これを通じて演算結果記録部７１４に保持
されているデータ値がメモリ７１３に渡される。
【００３３】読み出し結果記録部７１５は、メモリ７１
３から読み出された値を保持しておき、整数演算器７１
２あるいはメモリ７１３の入力とすることを可能とする
ものである。入力配線７１５１は読み出し結果記録部７
１５から整数演算器７１２への配線であり、これを通じ
て読み出し結果記録部７１５に保持されている値が整数
演算器７１２に渡される。
３から読み出された値を保持しておき、整数演算器７１
２あるいはメモリ７１３の入力とすることを可能とする
ものである。入力配線７１５１は読み出し結果記録部７
１５から整数演算器７１２への配線であり、これを通じ
て読み出し結果記録部７１５に保持されている値が整数
演算器７１２に渡される。
【００３４】アドレス配線７１５２は、読み出し結果記
録部からメモリ７１３へのアドレス配線であり、これを
通じて読み出し結果記録部７１５に保持されているアド
レス値がメモリ７１３に渡される。データ配線７１５３
は、読み出し結果記録部７１５からメモリ７１３へのデ
ータ配線であり、これを通じて読み出し結果記録部７１
５に保持されているデータ値がメモリ７１３に渡され
る。
録部からメモリ７１３へのアドレス配線であり、これを
通じて読み出し結果記録部７１５に保持されているアド
レス値がメモリ７１３に渡される。データ配線７１５３
は、読み出し結果記録部７１５からメモリ７１３へのデ
ータ配線であり、これを通じて読み出し結果記録部７１
５に保持されているデータ値がメモリ７１３に渡され
る。
【００３５】なお、入力配線７１２１２、７１４１、７
１５１のうち１つの選択や、アドレス配線７１３１、７
１４２、７１５２のうち１つの選択や、データ配線７１
４３、７１３２、７１５３のうち１つの選択は、実行す
る命令の種別に応じてなされる。 ＜動作＞上記構成を備える本発明に係る処理対象値入力
装置の動作を、図２を用いて説明する。
１５１のうち１つの選択や、アドレス配線７１３１、７
１４２、７１５２のうち１つの選択や、データ配線７１
４３、７１３２、７１５３のうち１つの選択は、実行す
る命令の種別に応じてなされる。 ＜動作＞上記構成を備える本発明に係る処理対象値入力
装置の動作を、図２を用いて説明する。
【００３６】図２は、命令の例を示す図である。同図で
は従来例と対比すべく、整数演算ユニットとメモリアク
セスユニットからなる命令を示している。同図に示す命
令８０１は、読み出し結果記憶部の内容とＲ１の内容と
を加算した結果をＲ１に格納し、これと同時に演算結果
記憶部の値でアドレスが示されるメモリの内容をＲ３に
格納する命令である。
は従来例と対比すべく、整数演算ユニットとメモリアク
セスユニットからなる命令を示している。同図に示す命
令８０１は、読み出し結果記憶部の内容とＲ１の内容と
を加算した結果をＲ１に格納し、これと同時に演算結果
記憶部の値でアドレスが示されるメモリの内容をＲ３に
格納する命令である。
【００３７】ここで、命令８０１の実行動作を説明す
る。 （１）まず、読み出し結果記録部７１５の内容は入力配
線７１５１を通じて整数演算器７１２に渡される。 （２）レジスタ７１１のうちＲ１の内容は、入力配線７
１２１２を通じて整数演算器７１２に渡される。
る。 （１）まず、読み出し結果記録部７１５の内容は入力配
線７１５１を通じて整数演算器７１２に渡される。 （２）レジスタ７１１のうちＲ１の内容は、入力配線７
１２１２を通じて整数演算器７１２に渡される。
【００３８】（３）整数演算器７１２は渡された２つの
値を加算する。加算した結果は出力配線７１２２を通じ
てレジスタ７１１のうちＲ１に書き込まれると同時に、
演算結果記録部７１４に書き込まれる。 （４）上記（１）と同時に、演算結果記録部７１４の内
容は、アドレス配線７１４２を通じてメモリ７１３に渡
される。
値を加算する。加算した結果は出力配線７１２２を通じ
てレジスタ７１１のうちＲ１に書き込まれると同時に、
演算結果記録部７１４に書き込まれる。 （４）上記（１）と同時に、演算結果記録部７１４の内
容は、アドレス配線７１４２を通じてメモリ７１３に渡
される。
【００３９】（５）メモリ７１３は渡された値をアドレ
ス値としてデータ値を読み出す。結果はデータ配線７１
３３を通じてレジスタ７１１のうちＲ３に書き込まれる
と同時に、読み出し結果記録部７１５に書き込まれる。
従って、命令８０１の実行前に、例えば従来例で示した
命令５０１のような動作が実行されていたとすれば、即
ちＲ０にはメモリ読み出しの結果が入り、またＲ２には
整数演算の結果が入っているとすれば、命令８０１の動
作は、従来例で示した命令５０２と同様の動作を結果的
に実現することとなる。
ス値としてデータ値を読み出す。結果はデータ配線７１
３３を通じてレジスタ７１１のうちＲ３に書き込まれる
と同時に、読み出し結果記録部７１５に書き込まれる。
従って、命令８０１の実行前に、例えば従来例で示した
命令５０１のような動作が実行されていたとすれば、即
ちＲ０にはメモリ読み出しの結果が入り、またＲ２には
整数演算の結果が入っているとすれば、命令８０１の動
作は、従来例で示した命令５０２と同様の動作を結果的
に実現することとなる。
【００４０】このように命令８０１は、整数演算器の演
算結果とメモリの読み出し結果とを利用するため、整数
演算ユニットにおけるレジスタの指定数は１であり、ま
た、メモリアクセスユニットにおけるレジスタの指定数
も１であるにも関わらず、特定の演算又はメモリアクセ
ス動作を実現する命令となっている。このため命令８０
１を実現するために必要なビット数は、従来例の命令フ
ォーマットに準拠して比較すれば（図４参照）、ユニッ
ト毎にレジスタ指定フィールドが１つ不要なため２２ビ
ットであり、従来例より１０ビット少ない。
算結果とメモリの読み出し結果とを利用するため、整数
演算ユニットにおけるレジスタの指定数は１であり、ま
た、メモリアクセスユニットにおけるレジスタの指定数
も１であるにも関わらず、特定の演算又はメモリアクセ
ス動作を実現する命令となっている。このため命令８０
１を実現するために必要なビット数は、従来例の命令フ
ォーマットに準拠して比較すれば（図４参照）、ユニッ
ト毎にレジスタ指定フィールドが１つ不要なため２２ビ
ットであり、従来例より１０ビット少ない。
【００４１】上述したように、本実施の形態に示したマ
イクロプロセッサ７１００は、演算結果記録部７１４と
読み出し結果記録部７１５とを、いわば作業用レジスタ
のごとく扱うことができる。従って、マイクロプロセッ
サ７１００に対応する命令フォーマットは、前記作業用
レジスタを暗示的に指定するユニットで構成される命令
を用いることができ、ユニットのレジスタ指定フィール
ドが１つで足りることにより短いものとなり、これによ
りプログラムのサイズを小さくすることができる。 ＜プログラム変換装置＞以下、未並列化命令列からなる
プログラムを、上述の処理対象値入力装置を備えるマイ
クロプロセッサに対応する並列化命令列からなるプログ
ラムに変換するための本実施の形態におけるプログラム
変換装置について説明する。
イクロプロセッサ７１００は、演算結果記録部７１４と
読み出し結果記録部７１５とを、いわば作業用レジスタ
のごとく扱うことができる。従って、マイクロプロセッ
サ７１００に対応する命令フォーマットは、前記作業用
レジスタを暗示的に指定するユニットで構成される命令
を用いることができ、ユニットのレジスタ指定フィール
ドが１つで足りることにより短いものとなり、これによ
りプログラムのサイズを小さくすることができる。 ＜プログラム変換装置＞以下、未並列化命令列からなる
プログラムを、上述の処理対象値入力装置を備えるマイ
クロプロセッサに対応する並列化命令列からなるプログ
ラムに変換するための本実施の形態におけるプログラム
変換装置について説明する。
【００４２】本実施の形態におけるプログラム変換装置
は、未並列化命令列をＬＩＷ或いはＶＬＩＷと呼ばれる
アーキテクチャに適合する命令フォーマットの並列化命
令列に変換する並列化部を備える。当該並列化部は、未
並列化命令列中に、演算処理を実行するための命令と、
当該演算の結果をアドレス値として使用するメモリアク
セスの命令とが連続している場合に、後の命令を上述の
マイクロプロセッサの演算器の出力結果を用いた処理を
実行するための命令とする。
は、未並列化命令列をＬＩＷ或いはＶＬＩＷと呼ばれる
アーキテクチャに適合する命令フォーマットの並列化命
令列に変換する並列化部を備える。当該並列化部は、未
並列化命令列中に、演算処理を実行するための命令と、
当該演算の結果をアドレス値として使用するメモリアク
セスの命令とが連続している場合に、後の命令を上述の
マイクロプロセッサの演算器の出力結果を用いた処理を
実行するための命令とする。
【００４３】例えば、レジスタＲ１とＲ２の加算をする
命令と、その加算結果をアドレス値としてメモリアクセ
スしてＲ３に読み出すメモリアクセス命令が未並列化命
令列中にあった場合に、当該メモリアクセス命令を「ｌ
ｄａｌｕｒｅｇ Ｒ３」のようなアドレス値の格納レジ
スタを指定しない命令に変換する。このようにして、本
実施の形態におけるプログラム変換装置は、上述の処理
対象値入力装置の説明で示したような命令８０１等を生
成する（図２参照）。
命令と、その加算結果をアドレス値としてメモリアクセ
スしてＲ３に読み出すメモリアクセス命令が未並列化命
令列中にあった場合に、当該メモリアクセス命令を「ｌ
ｄａｌｕｒｅｇ Ｒ３」のようなアドレス値の格納レジ
スタを指定しない命令に変換する。このようにして、本
実施の形態におけるプログラム変換装置は、上述の処理
対象値入力装置の説明で示したような命令８０１等を生
成する（図２参照）。
【００４４】以上、本発明に係る処理対象値入力装置及
びプログラム変換装置について、実施形態に基づいて説
明したが、本発明はこれら実施形態に限られないことは
勿論である。即ち、 （１）実施の形態では、整数演算器７１２とメモリ７１
３について説明したが、処理対象値入力装置の扱う対象
となる回路は、これらに限定されることはなく、浮動少
数点演算器等の他の実行回路についても同様に扱うこと
ができる。このためには、実施の形態に示した構成と同
様に（図１参照）、実行回路の実行結果を記録する記録
部と、当該記録部が記録している値を前記実行回路又は
他の実行回路の入力に導く配線を備えればよい。 （２）実施の形態では、従来例との比較のため１ユニッ
トが２２ビットとしたが、これに限定されることはな
く、１ユニットのビット長や命令フォーマットは、マイ
クロプロセッサの設計において自由に定めることができ
る。
びプログラム変換装置について、実施形態に基づいて説
明したが、本発明はこれら実施形態に限られないことは
勿論である。即ち、 （１）実施の形態では、整数演算器７１２とメモリ７１
３について説明したが、処理対象値入力装置の扱う対象
となる回路は、これらに限定されることはなく、浮動少
数点演算器等の他の実行回路についても同様に扱うこと
ができる。このためには、実施の形態に示した構成と同
様に（図１参照）、実行回路の実行結果を記録する記録
部と、当該記録部が記録している値を前記実行回路又は
他の実行回路の入力に導く配線を備えればよい。 （２）実施の形態では、従来例との比較のため１ユニッ
トが２２ビットとしたが、これに限定されることはな
く、１ユニットのビット長や命令フォーマットは、マイ
クロプロセッサの設計において自由に定めることができ
る。
【００４５】
【発明の効果】以上の説明から明らかなように、本発明
に係る処理対象値入力装置は、１命令中に複数の処理を
指定する命令フォーマットを有する命令を読み込み、前
記命令で指定された複数の処理を複数の実行回路を用い
て並列に実行するマイクロプロセッサにおいて、前記複
数の実行回路のうち少なくとも１つの実行回路に処理対
象値を入力する処理対象値入力装置であって、前記複数
の実行回路のうち少なくとも１つの実行回路から実行結
果が出力される毎に当該実行結果として出力される値を
記録する出力値記録手段と、所定の命令に対応して前記
出力値記録手段に記録された値を前記複数の実行回路の
うち少なくとも１つの実行回路に入力する出力値入力手
段とを備えることを特徴とする。
に係る処理対象値入力装置は、１命令中に複数の処理を
指定する命令フォーマットを有する命令を読み込み、前
記命令で指定された複数の処理を複数の実行回路を用い
て並列に実行するマイクロプロセッサにおいて、前記複
数の実行回路のうち少なくとも１つの実行回路に処理対
象値を入力する処理対象値入力装置であって、前記複数
の実行回路のうち少なくとも１つの実行回路から実行結
果が出力される毎に当該実行結果として出力される値を
記録する出力値記録手段と、所定の命令に対応して前記
出力値記録手段に記録された値を前記複数の実行回路の
うち少なくとも１つの実行回路に入力する出力値入力手
段とを備えることを特徴とする。
【００４６】これにより、前記出力値記録手段は、命令
中の命令種別フィールド又はレジスタ指定フィールドで
記録すべき指示を何等指定しなくても、実行回路の実行
結果を記録し、この記録した値を利用する必要がある場
合には、命令中のレジスタフィールドでの指定を要さず
に、実行回路の入力とすることができるため、即ち、実
行結果の受け渡しに明示的なレジスタを用いないため、
マイクロプロセッサの設計において、レジスタ指定を一
部削減した命令フォーマットを採用することが可能とな
り、このマイクロプロセッサに対応するプログラムのサ
イズを小さなものにすることができる。
中の命令種別フィールド又はレジスタ指定フィールドで
記録すべき指示を何等指定しなくても、実行回路の実行
結果を記録し、この記録した値を利用する必要がある場
合には、命令中のレジスタフィールドでの指定を要さず
に、実行回路の入力とすることができるため、即ち、実
行結果の受け渡しに明示的なレジスタを用いないため、
マイクロプロセッサの設計において、レジスタ指定を一
部削減した命令フォーマットを採用することが可能とな
り、このマイクロプロセッサに対応するプログラムのサ
イズを小さなものにすることができる。
【００４７】ここで、前記複数の実行回路のうち少なく
とも１つは演算器であって、前記出力値記録手段は、少
なくとも１つの演算器の出力値を記録し、前記出力値入
力手段は、前記出力値記録手段に記録された値を少なく
とも１つの演算器に入力することとすることもできる。
これにより、演算器の演算結果を、演算器への入力の１
つとするような処理について、演算器への入力の１つに
ついてのレジスタ指定を明示的に行わない命令によって
実現することができるため、当該処理を記述しているプ
ログラムのサイズを小さなものにすることができる。
とも１つは演算器であって、前記出力値記録手段は、少
なくとも１つの演算器の出力値を記録し、前記出力値入
力手段は、前記出力値記録手段に記録された値を少なく
とも１つの演算器に入力することとすることもできる。
これにより、演算器の演算結果を、演算器への入力の１
つとするような処理について、演算器への入力の１つに
ついてのレジスタ指定を明示的に行わない命令によって
実現することができるため、当該処理を記述しているプ
ログラムのサイズを小さなものにすることができる。
【００４８】また、前記複数の実行回路のうち少なくと
も１つは演算器であり少なくとも１つはメモリアクセス
回路であって、前記出力値記録手段は、少なくとも１つ
の演算器の出力値を記録し、前記出力値入力手段は、前
記出力値記録手段に記録された値を少なくとも１つのメ
モリアクセス回路にアドレス値として入力することとす
ることももできる。
も１つは演算器であり少なくとも１つはメモリアクセス
回路であって、前記出力値記録手段は、少なくとも１つ
の演算器の出力値を記録し、前記出力値入力手段は、前
記出力値記録手段に記録された値を少なくとも１つのメ
モリアクセス回路にアドレス値として入力することとす
ることももできる。
【００４９】これにより、演算器の演算結果を、メモリ
アクセスのアドレス値とするような処理について、メモ
リアクセスのアドレス値についてのレジスタ指定を明示
的に行わない命令によって実現することができるため、
当該処理を記述しているプログラムのサイズを小さなも
のにすることができる。また、前記複数の実行回路のう
ち少なくとも１つは演算器であり少なくとも１つはメモ
リアクセス回路であって、前記出力値記録手段は、少な
くとも１つの演算器の出力値を記録し、前記出力値入力
手段は、前記出力値記録手段に記録された値を少なくと
も１つのメモリアクセス回路に書込用の値として入力す
ることとすることもできる。
アクセスのアドレス値とするような処理について、メモ
リアクセスのアドレス値についてのレジスタ指定を明示
的に行わない命令によって実現することができるため、
当該処理を記述しているプログラムのサイズを小さなも
のにすることができる。また、前記複数の実行回路のう
ち少なくとも１つは演算器であり少なくとも１つはメモ
リアクセス回路であって、前記出力値記録手段は、少な
くとも１つの演算器の出力値を記録し、前記出力値入力
手段は、前記出力値記録手段に記録された値を少なくと
も１つのメモリアクセス回路に書込用の値として入力す
ることとすることもできる。
【００５０】これにより、演算器の演算結果を、メモリ
への書き込み値とするような処理について、メモリへの
書き込み値についてのレジスタ指定を明示的に行わない
命令によって実現することができるため、当該処理を記
述しているプログラムのサイズを小さなものにすること
ができる。また、前記複数の実行回路のうち少なくとも
１つは演算器であり少なくとも１つはメモリアクセス回
路であって、前記出力値記録手段は、少なくとも１つの
メモリアクセス回路からの読み出し値を記録し、前記出
力値入力手段は、前記出力値記録手段に記録された値を
少なくとも１つの演算器に入力することとすることもで
きる。
への書き込み値とするような処理について、メモリへの
書き込み値についてのレジスタ指定を明示的に行わない
命令によって実現することができるため、当該処理を記
述しているプログラムのサイズを小さなものにすること
ができる。また、前記複数の実行回路のうち少なくとも
１つは演算器であり少なくとも１つはメモリアクセス回
路であって、前記出力値記録手段は、少なくとも１つの
メモリアクセス回路からの読み出し値を記録し、前記出
力値入力手段は、前記出力値記録手段に記録された値を
少なくとも１つの演算器に入力することとすることもで
きる。
【００５１】これにより、メモリからの読み出し値を、
演算器への入力の１つとするような処理について、演算
器への入力の１つについてのレジスタ指定を明示的に行
わない命令によって実現することができるため、当該処
理を記述しているプログラムのサイズを小さなものにす
ることができる。また、前記複数の実行回路のうち少な
くとも１つはメモリアクセス回路であって、前記出力値
記録手段は、少なくとも１つのメモリアクセス回路から
の読み出し値を記録し、前記出力値入力手段は、前記出
力値記録手段に記録された値を少なくとも１つのメモリ
アクセス回路にアドレス値として入力することとするこ
ともできる。
演算器への入力の１つとするような処理について、演算
器への入力の１つについてのレジスタ指定を明示的に行
わない命令によって実現することができるため、当該処
理を記述しているプログラムのサイズを小さなものにす
ることができる。また、前記複数の実行回路のうち少な
くとも１つはメモリアクセス回路であって、前記出力値
記録手段は、少なくとも１つのメモリアクセス回路から
の読み出し値を記録し、前記出力値入力手段は、前記出
力値記録手段に記録された値を少なくとも１つのメモリ
アクセス回路にアドレス値として入力することとするこ
ともできる。
【００５２】これにより、メモリからの読み出し値を、
メモリアクセスのアドレス値とするような処理につい
て、メモリアクセスのアドレス値についてのレジスタ指
定を明示的に行わない命令によって実現することができ
るため、当該処理を記述しているプログラムのサイズを
小さなものにすることができる。また、前記複数の実行
回路のうち少なくとも１つはメモリアクセス回路であっ
て、前記出力値記録手段は、少なくとも１つのメモリア
クセス回路からの読み出し値を記録し、前記出力値入力
手段は、前記出力値記録手段に記録された値を少なくと
も１つのメモリアクセス回路に書込用の値として入力す
ることとすることもできる。
メモリアクセスのアドレス値とするような処理につい
て、メモリアクセスのアドレス値についてのレジスタ指
定を明示的に行わない命令によって実現することができ
るため、当該処理を記述しているプログラムのサイズを
小さなものにすることができる。また、前記複数の実行
回路のうち少なくとも１つはメモリアクセス回路であっ
て、前記出力値記録手段は、少なくとも１つのメモリア
クセス回路からの読み出し値を記録し、前記出力値入力
手段は、前記出力値記録手段に記録された値を少なくと
も１つのメモリアクセス回路に書込用の値として入力す
ることとすることもできる。
【００５３】これにより、メモリからの読み出し値を、
メモリへの書き込み値とするような処理について、メモ
リへの書き込み値についてのレジスタ指定を明示的に行
わない命令によって実現することができるため、当該処
理を記述しているプログラムのサイズを小さなものにす
ることができる。また、本発明に係るプログラム変換装
置は、処理対象値入力装置を備えるマイクロプロセッサ
に対するプログラム変換装置であって、１命令で１処理
を指定する命令フォーマットの未並列化命令列を１命令
中に複数の処理を指定する命令フォーマットの並列化命
令列に変換する並列化手段を備え、前記並列化手段は、
前記未並列化命令列中に第１の処理を指定する第１の命
令と第１の処理の結果を用いて第２の処理を指定する第
２の命令とがある場合に、第２の命令を含む一群の命令
を、前記処理対象値入力装置における出力値入力手段を
使用する処理指定を含む並列化命令に変換することを特
徴とする。
メモリへの書き込み値とするような処理について、メモ
リへの書き込み値についてのレジスタ指定を明示的に行
わない命令によって実現することができるため、当該処
理を記述しているプログラムのサイズを小さなものにす
ることができる。また、本発明に係るプログラム変換装
置は、処理対象値入力装置を備えるマイクロプロセッサ
に対するプログラム変換装置であって、１命令で１処理
を指定する命令フォーマットの未並列化命令列を１命令
中に複数の処理を指定する命令フォーマットの並列化命
令列に変換する並列化手段を備え、前記並列化手段は、
前記未並列化命令列中に第１の処理を指定する第１の命
令と第１の処理の結果を用いて第２の処理を指定する第
２の命令とがある場合に、第２の命令を含む一群の命令
を、前記処理対象値入力装置における出力値入力手段を
使用する処理指定を含む並列化命令に変換することを特
徴とする。
【００５４】これにより、未並列化命令列中に第１の処
理を指定する第１の命令と、第１の処理の結果を用いて
行う第２の処理を指定する第２の命令とがある場合に、
レジスタ指定を一部削減した命令フォーマットを用いた
並列化命令列に変換することが可能となり、生成するプ
ログラムのサイズを小さなものにすることができる。こ
こで、前記処理対象値入力装置における前記出力値記録
手段は、少なくとも１つの演算器の出力値を記録し、前
記出力値入力手段は、前記出力値記録手段に記録された
値を少なくとも１つの演算器に入力するものであって、
１命令で１処理を指定する命令フォーマットの未並列化
命令列を１命令中に複数の処理を指定する命令フォーマ
ットの並列化命令列に変換する並列化手段を備え、前記
並列化手段は、前記未並列化命令列中に第１の演算を指
定する第１の命令と第１の演算の結果を用いて第２の演
算を指定する第２の命令とがある場合に、第２の命令を
含む一群の命令を、前記出力値入力手段を使用する処理
指定を含む並列化命令に変換することとすることもでき
る。
理を指定する第１の命令と、第１の処理の結果を用いて
行う第２の処理を指定する第２の命令とがある場合に、
レジスタ指定を一部削減した命令フォーマットを用いた
並列化命令列に変換することが可能となり、生成するプ
ログラムのサイズを小さなものにすることができる。こ
こで、前記処理対象値入力装置における前記出力値記録
手段は、少なくとも１つの演算器の出力値を記録し、前
記出力値入力手段は、前記出力値記録手段に記録された
値を少なくとも１つの演算器に入力するものであって、
１命令で１処理を指定する命令フォーマットの未並列化
命令列を１命令中に複数の処理を指定する命令フォーマ
ットの並列化命令列に変換する並列化手段を備え、前記
並列化手段は、前記未並列化命令列中に第１の演算を指
定する第１の命令と第１の演算の結果を用いて第２の演
算を指定する第２の命令とがある場合に、第２の命令を
含む一群の命令を、前記出力値入力手段を使用する処理
指定を含む並列化命令に変換することとすることもでき
る。
【００５５】これにより、演算器の演算結果を、演算器
への入力の１つとするような処理を含む未並列化命令列
を、演算器への入力の１つについてのレジスタ指定を明
示的に行わない記述を含む命令からなる並列化命令列命
令列に変換することが可能となり、生成するプログラム
のサイズを小さなものにすることができる。また、前記
処理対象値入力装置における前記出力値記録手段は、少
なくとも１つの演算器の出力値を記録し、前記出力値入
力手段は、前記出力値記録手段に記録された値を少なく
とも１つのメモリアクセス回路にアドレス値として入力
するものであって、１命令で１処理を指定する命令フォ
ーマットの未並列化命令列を１命令中に複数の処理を指
定する命令フォーマットの並列化命令列に変換する並列
化手段を備え、前記並列化手段は、前記未並列化命令列
中に演算を指定する第１の命令と当該演算の結果をアド
レス値として用いたメモリアクセスを指定する第２の命
令とがある場合に、第２の命令を含む一群の命令を、前
記出力値入力手段を使用する処理指定を含む並列化命令
に変換することとすることもできる。
への入力の１つとするような処理を含む未並列化命令列
を、演算器への入力の１つについてのレジスタ指定を明
示的に行わない記述を含む命令からなる並列化命令列命
令列に変換することが可能となり、生成するプログラム
のサイズを小さなものにすることができる。また、前記
処理対象値入力装置における前記出力値記録手段は、少
なくとも１つの演算器の出力値を記録し、前記出力値入
力手段は、前記出力値記録手段に記録された値を少なく
とも１つのメモリアクセス回路にアドレス値として入力
するものであって、１命令で１処理を指定する命令フォ
ーマットの未並列化命令列を１命令中に複数の処理を指
定する命令フォーマットの並列化命令列に変換する並列
化手段を備え、前記並列化手段は、前記未並列化命令列
中に演算を指定する第１の命令と当該演算の結果をアド
レス値として用いたメモリアクセスを指定する第２の命
令とがある場合に、第２の命令を含む一群の命令を、前
記出力値入力手段を使用する処理指定を含む並列化命令
に変換することとすることもできる。
【００５６】これにより、演算器の演算結果を、メモリ
アクセスのアドレス値とするような処理を含む未並列化
命令列を、メモリアクセスのアドレス値についてのレジ
スタ指定を明示的に行わない記述を含む命令からなる並
列化命令列に変換することが可能となり、生成するプロ
グラムのサイズを小さなものにすることができる。ま
た、前記処理対象値入力装置における前記出力値記録手
段は、少なくとも１つの演算器の出力値を記録し、前記
出力値入力手段は、前記出力値記録手段に記録された値
を少なくとも１つのメモリアクセス回路に書込用の値と
して入力するものであって、１命令で１処理を指定する
命令フォーマットの未並列化命令列を１命令中に複数の
処理を指定する命令フォーマットの並列化命令列に変換
する並列化手段を備え、前記並列化手段は、前記未並列
化命令列中に演算を指定する第１の命令と当該演算の結
果を書き込み値として用いたメモリアクセスを指定する
第２の命令とがある場合に、第２の命令を含む一群の命
令を、前記出力値入力手段を使用する処理指定を含む並
列化命令に変換することとすることもできる。
アクセスのアドレス値とするような処理を含む未並列化
命令列を、メモリアクセスのアドレス値についてのレジ
スタ指定を明示的に行わない記述を含む命令からなる並
列化命令列に変換することが可能となり、生成するプロ
グラムのサイズを小さなものにすることができる。ま
た、前記処理対象値入力装置における前記出力値記録手
段は、少なくとも１つの演算器の出力値を記録し、前記
出力値入力手段は、前記出力値記録手段に記録された値
を少なくとも１つのメモリアクセス回路に書込用の値と
して入力するものであって、１命令で１処理を指定する
命令フォーマットの未並列化命令列を１命令中に複数の
処理を指定する命令フォーマットの並列化命令列に変換
する並列化手段を備え、前記並列化手段は、前記未並列
化命令列中に演算を指定する第１の命令と当該演算の結
果を書き込み値として用いたメモリアクセスを指定する
第２の命令とがある場合に、第２の命令を含む一群の命
令を、前記出力値入力手段を使用する処理指定を含む並
列化命令に変換することとすることもできる。
【００５７】これにより、演算器の演算結果を、メモリ
への書き込み値とするような処理を含む未並列化命令列
を、メモリへの書き込み値についてのレジスタ指定を明
示的に行わない記述を含む命令からなる並列化命令列に
変換することが可能となり、生成するプログラムのサイ
ズを小さなものにすることができる。また、前記処理対
象値入力装置における前記出力値記録手段は、少なくと
も１つのメモリアクセス回路からの読み出し値を記録
し、前記出力値入力手段は、前記出力値記録手段に記録
された値を少なくとも１つの演算器に入力するものであ
って、１命令で１処理を指定する命令フォーマットの未
並列化命令列を１命令中に複数の処理を指定する命令フ
ォーマットの並列化命令列に変換する並列化手段を備
え、前記並列化手段は、前記未並列化命令列中にメモリ
からの読み出しを指定する第１の命令と当該読み出しの
結果を用いた演算を指定する第２の命令とがある場合
に、第２の命令を含む一群の命令を、前記出力値入力手
段を使用する処理指定を含む並列化命令に変換すること
とすることもできる。
への書き込み値とするような処理を含む未並列化命令列
を、メモリへの書き込み値についてのレジスタ指定を明
示的に行わない記述を含む命令からなる並列化命令列に
変換することが可能となり、生成するプログラムのサイ
ズを小さなものにすることができる。また、前記処理対
象値入力装置における前記出力値記録手段は、少なくと
も１つのメモリアクセス回路からの読み出し値を記録
し、前記出力値入力手段は、前記出力値記録手段に記録
された値を少なくとも１つの演算器に入力するものであ
って、１命令で１処理を指定する命令フォーマットの未
並列化命令列を１命令中に複数の処理を指定する命令フ
ォーマットの並列化命令列に変換する並列化手段を備
え、前記並列化手段は、前記未並列化命令列中にメモリ
からの読み出しを指定する第１の命令と当該読み出しの
結果を用いた演算を指定する第２の命令とがある場合
に、第２の命令を含む一群の命令を、前記出力値入力手
段を使用する処理指定を含む並列化命令に変換すること
とすることもできる。
【００５８】これにより、メモリからの読み出し値を、
演算器への入力の１つとするような処理を含む未並列化
命令列を、演算器への入力の１つについてのレジスタ指
定を明示的に行わない記述を含む命令からなる並列化命
令列に変換することが可能となり、生成するプログラム
のサイズを小さなものにすることができる。また、前記
処理対象値入力装置における前記出力値記録手段は、少
なくとも１つのメモリアクセス回路からの読み出し値を
記録し、前記出力値入力手段は、前記出力値記録手段に
記録された値を少なくとも１つのメモリアクセス回路に
アドレス値として入力するものであって、１命令で１処
理を指定する命令フォーマットの未並列化命令列を１命
令中に複数の処理を指定する命令フォーマットの並列化
命令列に変換する並列化手段を備え、前記並列化手段
は、前記未並列化命令列中にメモリからの読み出しを指
定する第１の命令と当該読み出しの結果をアドレス値と
して用いたメモリアクセスを指定する第２の命令とがあ
る場合に、第２の命令を含む一群の命令を、前記出力値
入力手段を使用する処理指定を含む並列化命令に変換す
ることとすることもできる。
演算器への入力の１つとするような処理を含む未並列化
命令列を、演算器への入力の１つについてのレジスタ指
定を明示的に行わない記述を含む命令からなる並列化命
令列に変換することが可能となり、生成するプログラム
のサイズを小さなものにすることができる。また、前記
処理対象値入力装置における前記出力値記録手段は、少
なくとも１つのメモリアクセス回路からの読み出し値を
記録し、前記出力値入力手段は、前記出力値記録手段に
記録された値を少なくとも１つのメモリアクセス回路に
アドレス値として入力するものであって、１命令で１処
理を指定する命令フォーマットの未並列化命令列を１命
令中に複数の処理を指定する命令フォーマットの並列化
命令列に変換する並列化手段を備え、前記並列化手段
は、前記未並列化命令列中にメモリからの読み出しを指
定する第１の命令と当該読み出しの結果をアドレス値と
して用いたメモリアクセスを指定する第２の命令とがあ
る場合に、第２の命令を含む一群の命令を、前記出力値
入力手段を使用する処理指定を含む並列化命令に変換す
ることとすることもできる。
【００５９】これにより、メモリからの読み出し値を、
メモリアクセスのアドレス値とするような処理を含む未
並列化命令列を、メモリアクセスのアドレス値について
のレジスタ指定を明示的に行わない記述を含む命令から
なる並列化命令列に変換することが可能となり、生成す
るプログラムのサイズを小さなものにすることができ
る。
メモリアクセスのアドレス値とするような処理を含む未
並列化命令列を、メモリアクセスのアドレス値について
のレジスタ指定を明示的に行わない記述を含む命令から
なる並列化命令列に変換することが可能となり、生成す
るプログラムのサイズを小さなものにすることができ
る。
【００６０】また、前記処理対象値入力装置における前
記出力値記録手段は、少なくとも１つのメモリアクセス
回路からの読み出し値を記録し、前記出力値入力手段
は、前記出力値記録手段に記録された値を少なくとも１
つのメモリアクセス回路に書込用の値として入力するも
のであって、１命令で１処理を指定する命令フォーマッ
トの未並列化命令列を１命令中に複数の処理を指定する
命令フォーマットの並列化命令列に変換する並列化手段
を備え、前記並列化手段は、前記未並列化命令列中にメ
モリからの読み出しを指定する第１の命令と当該読み出
しの結果を書き込み値として用いたメモリアクセスを指
定する第２の命令とがある場合に、第２の命令を、前記
出力値入力手段を使用する処理指定を含む並列化命令に
変換することとすることもできる。
記出力値記録手段は、少なくとも１つのメモリアクセス
回路からの読み出し値を記録し、前記出力値入力手段
は、前記出力値記録手段に記録された値を少なくとも１
つのメモリアクセス回路に書込用の値として入力するも
のであって、１命令で１処理を指定する命令フォーマッ
トの未並列化命令列を１命令中に複数の処理を指定する
命令フォーマットの並列化命令列に変換する並列化手段
を備え、前記並列化手段は、前記未並列化命令列中にメ
モリからの読み出しを指定する第１の命令と当該読み出
しの結果を書き込み値として用いたメモリアクセスを指
定する第２の命令とがある場合に、第２の命令を、前記
出力値入力手段を使用する処理指定を含む並列化命令に
変換することとすることもできる。
【００６１】これにより、メモリからの読み出し値を、
メモリへの書き込み値とするような処理を含む未並列化
命令列を、メモリへの書き込み値についてのレジスタ指
定を明示的に行わない記述を含む命令からなる並列化命
令列に変換することが可能となり、生成するプログラム
のサイズを小さなものにすることができる。また、前記
並列化手段は、前記未並列化命令中に前記第１の命令と
前記第２の命令とが連続して配置されている場合に前記
変換を行うこととすることもできる。
メモリへの書き込み値とするような処理を含む未並列化
命令列を、メモリへの書き込み値についてのレジスタ指
定を明示的に行わない記述を含む命令からなる並列化命
令列に変換することが可能となり、生成するプログラム
のサイズを小さなものにすることができる。また、前記
並列化手段は、前記未並列化命令中に前記第１の命令と
前記第２の命令とが連続して配置されている場合に前記
変換を行うこととすることもできる。
【００６２】これにより、ある処理を指定する命令と当
該処理の実行結果を用いて処理をする命令とが連続して
いる未並列化命令列を、レジスタ指定を暗示的に行う命
令フォーマットを用いた並列化命令列に変換することが
可能となり、生成するプログラムのサイズを小さなもの
にすることができる。上述したように、本発明に係る処
理対象値入力装置及びプログラム変換装置は、プログラ
ムのサイズを小さくすることを可能にし、ＬＩＷ或いは
ＶＬＩＷと呼ばれるアーキテクチャの問題点の１つを解
決する技術であるので、当該アーキテクチャに基づくマ
イクロプロセッサの開発において非常に有用であり、実
用的効果は高く、プロセッサ開発関連産業の進歩発展に
多大な貢献をするものである。
該処理の実行結果を用いて処理をする命令とが連続して
いる未並列化命令列を、レジスタ指定を暗示的に行う命
令フォーマットを用いた並列化命令列に変換することが
可能となり、生成するプログラムのサイズを小さなもの
にすることができる。上述したように、本発明に係る処
理対象値入力装置及びプログラム変換装置は、プログラ
ムのサイズを小さくすることを可能にし、ＬＩＷ或いは
ＶＬＩＷと呼ばれるアーキテクチャの問題点の１つを解
決する技術であるので、当該アーキテクチャに基づくマ
イクロプロセッサの開発において非常に有用であり、実
用的効果は高く、プロセッサ開発関連産業の進歩発展に
多大な貢献をするものである。
【図１】実施の形態における本発明に係る処理対象値入
力装置を備えたマイクロプロセッサの構成図である。
力装置を備えたマイクロプロセッサの構成図である。
【図２】命令の例を示す図である。
【図３】従来のＬＩＷ或いはＶＬＩＷと呼ばれるアーキ
テクチャを持つマイクロプロセッサの命令フォーマット
の例を示す図である。
テクチャを持つマイクロプロセッサの命令フォーマット
の例を示す図である。
【図４】各ユニットの詳細フォーマットを示す図であ
る。
る。
【図５】ＬＩＷ或いはＶＬＩＷと呼ばれるアーキテクチ
ャを持つマイクロプロセッサのハードウェア構成の一部
を示す図である。
ャを持つマイクロプロセッサのハードウェア構成の一部
を示す図である。
【図６】命令の例を示す図である。
１１ レジスタ １２ 整数演算器 １３ メモリ １００ マイクロプロセッサ ７１１ レジスタ ７１２ 整数演算器 ７１３ メモリ ７１４ 演算結果記録部 ７１５ 読み出し結果記録部 ７１００ マイクロプロセッサ ７１４１ 演算結果記録部から整数演算器への入力配
線 ７１４２ 演算結果記録部からメモリへのアドレス配
線 ７１４３ 演算結果記録部からメモリへのデータ配線 ７１５１ 読み出し結果記録部から整数演算器への入
力配線 ７１５２ 読み出し結果記録部からメモリへのアドレ
ス配線 ７１５３ 読み出し結果記録部からメモリへのデータ
配線
線 ７１４２ 演算結果記録部からメモリへのアドレス配
線 ７１４３ 演算結果記録部からメモリへのデータ配線 ７１５１ 読み出し結果記録部から整数演算器への入
力配線 ７１５２ 読み出し結果記録部からメモリへのアドレ
ス配線 ７１５３ 読み出し結果記録部からメモリへのデータ
配線
Claims (15)
- 【請求項１】 １命令中に複数の処理を指定する命令フ
ォーマットを有する命令を読み込み、前記命令で指定さ
れた複数の処理を複数の実行回路を用いて並列に実行す
るマイクロプロセッサにおいて、前記複数の実行回路の
うち少なくとも１つの実行回路に処理対象値を入力する
処理対象値入力装置であって、 前記複数の実行回路のうち少なくとも１つの実行回路か
ら実行結果が出力される毎に当該実行結果として出力さ
れる値を記録する出力値記録手段と、 所定の命令に対応して前記出力値記録手段に記録された
値を前記複数の実行回路のうち少なくとも１つの実行回
路に入力する出力値入力手段とを備えることを特徴とす
る処理対象値入力装置。 - 【請求項２】 前記複数の実行回路のうち少なくとも１
つは演算器であって、 前記出力値記録手段は、少なくとも１つの演算器の出力
値を記録し、 前記出力値入力手段は、前記出力値記録手段に記録され
た値を少なくとも１つの演算器に入力することを特徴と
する請求項１記載の処理対象値入力装置。 - 【請求項３】 前記複数の実行回路のうち少なくとも１
つは演算器であり少なくとも１つはメモリアクセス回路
であって、 前記出力値記録手段は、少なくとも１つの演算器の出力
値を記録し、 前記出力値入力手段は、前記出力値記録手段に記録され
た値を少なくとも１つのメモリアクセス回路にアドレス
値として入力することを特徴とする請求項１記載の処理
対象値入力装置。 - 【請求項４】 前記複数の実行回路のうち少なくとも１
つは演算器であり少なくとも１つはメモリアクセス回路
であって、 前記出力値記録手段は、少なくとも１つの演算器の出力
値を記録し、 前記出力値入力手段は、前記出力値記録手段に記録され
た値を少なくとも１つのメモリアクセス回路に書込用の
値として入力することを特徴とする請求項１記載の処理
対象値入力装置。 - 【請求項５】 前記複数の実行回路のうち少なくとも１
つは演算器であり少なくとも１つはメモリアクセス回路
であって、 前記出力値記録手段は、少なくとも１つのメモリアクセ
ス回路からの読み出し値を記録し、 前記出力値入力手段は、前記出力値記録手段に記録され
た値を少なくとも１つの演算器に入力することを特徴と
する請求項１記載の処理対象値入力装置。 - 【請求項６】 前記複数の実行回路のうち少なくとも１
つはメモリアクセス回路であって、 前記出力値記録手段は、少なくとも１つのメモリアクセ
ス回路からの読み出し値を記録し、 前記出力値入力手段は、前記出力値記録手段に記録され
た値を少なくとも１つのメモリアクセス回路にアドレス
値として入力することを特徴とする請求項１記載の処理
対象値入力装置。 - 【請求項７】 前記複数の実行回路のうち少なくとも１
つはメモリアクセス回路であって、 前記出力値記録手段は、少なくとも１つのメモリアクセ
ス回路からの読み出し値を記録し、 前記出力値入力手段は、前記出力値記録手段に記録され
た値を少なくとも１つのメモリアクセス回路に書込用の
値として入力することを特徴とする請求項１記載の処理
対象値入力装置。 - 【請求項８】 請求項１記載の処理対象値入力装置を備
えるマイクロプロセッサに対するプログラム変換装置で
あって、 １命令で１処理を指定する命令フォーマットの未並列化
命令列を１命令中に複数の処理を指定する命令フォーマ
ットの並列化命令列に変換する並列化手段を備え、 前記並列化手段は、前記未並列化命令列中に第１の処理
を指定する第１の命令と第１の処理の結果を用いて第２
の処理を指定する第２の命令とがある場合に、第２の命
令を含む一群の命令を、前記出力値入力手段を使用する
処理指定を含む並列化命令に変換することを特徴とする
プログラム変換装置。 - 【請求項９】 請求項２記載の処理対象値入力装置を備
えるマイクロプロセッサに対するプログラム変換装置で
あって、 １命令で１処理を指定する命令フォーマットの未並列化
命令列を１命令中に複数の処理を指定する命令フォーマ
ットの並列化命令列に変換する並列化手段を備え、 前記並列化手段は、前記未並列化命令列中に第１の演算
を指定する第１の命令と第１の演算の結果を用いて第２
の演算を指定する第２の命令とがある場合に、第２の命
令を含む一群の命令を、前記出力値入力手段を使用する
処理指定を含む並列化命令に変換することを特徴とする
プログラム変換装置。 - 【請求項１０】 請求項３記載の処理対象値入力装置を
備えるマイクロプロセッサに対するプログラム変換装置
であって、 １命令で１処理を指定する命令フォーマットの未並列化
命令列を１命令中に複数の処理を指定する命令フォーマ
ットの並列化命令列に変換する並列化手段を備え、 前記並列化手段は、前記未並列化命令列中に演算を指定
する第１の命令と当該演算の結果をアドレス値として用
いたメモリアクセスを指定する第２の命令とがある場合
に、第２の命令を含む一群の命令を、前記出力値入力手
段を使用する処理指定を含む並列化命令に変換すること
を特徴とするプログラム変換装置。 - 【請求項１１】 請求項４記載の処理対象値入力装置を
備えるマイクロプロセッサに対するプログラム変換装置
であって、 １命令で１処理を指定する命令フォーマットの未並列化
命令列を１命令中に複数の処理を指定する命令フォーマ
ットの並列化命令列に変換する並列化手段を備え、 前記並列化手段は、前記未並列化命令列中に演算を指定
する第１の命令と当該演算の結果を書き込み値として用
いたメモリアクセスを指定する第２の命令とがある場合
に、第２の命令を含む一群の命令を、前記出力値入力手
段を使用する処理指定を含む並列化命令に変換すること
を特徴とするプログラム変換装置。 - 【請求項１２】 請求項５記載の処理対象値入力装置を
備えるマイクロプロセッサに対するプログラム変換装置
であって、 １命令で１処理を指定する命令フォーマットの未並列化
命令列を１命令中に複数の処理を指定する命令フォーマ
ットの並列化命令列に変換する並列化手段を備え、 前記並列化手段は、前記未並列化命令列中にメモリから
の読み出しを指定する第１の命令と当該読み出しの結果
を用いた演算を指定する第２の命令とがある場合に、第
２の命令を含む一群の命令を、前記出力値入力手段を使
用する処理指定を含む並列化命令に変換することを特徴
とするプログラム変換装置。 - 【請求項１３】 請求項６記載の処理対象値入力装置を
備えるマイクロプロセッサに対するプログラム変換装置
であって、 １命令で１処理を指定する命令フォーマットの未並列化
命令列を１命令中に複数の処理を指定する命令フォーマ
ットの並列化命令列に変換する並列化手段を備え、 前記並列化手段は、前記未並列化命令列中にメモリから
の読み出しを指定する第１の命令と当該読み出しの結果
をアドレス値として用いたメモリアクセスを指定する第
２の命令とがある場合に、第２の命令を含む一群の命令
を、前記出力値入力手段を使用する処理指定を含む並列
化命令に変換することを特徴とするプログラム変換装
置。 - 【請求項１４】 請求項７記載の処理対象値入力装置を
備えるマイクロプロセッサに対するプログラム変換装置
であって、 １命令で１処理を指定する命令フォーマットの未並列化
命令列を１命令中に複数の処理を指定する命令フォーマ
ットの並列化命令列に変換する並列化手段を備え、 前記並列化手段は、前記未並列化命令列中にメモリから
の読み出しを指定する第１の命令と当該読み出しの結果
を書き込み値として用いたメモリアクセスを指定する第
２の命令とがある場合に、第２の命令を、前記出力値入
力手段を使用する処理指定を含む並列化命令に変換する
ことを特徴とするプログラム変換装置。 - 【請求項１５】 前記並列化手段は、前記未並列化命令
中に前記第１の命令と前記第２の命令とが連続して配置
されている場合に前記変換を行うことを特徴とする請求
項８〜１４のいずれか１項に記載のプログラム変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9302012A JPH11143710A (ja) | 1997-11-04 | 1997-11-04 | 処理対象値入力装置及びプログラム変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9302012A JPH11143710A (ja) | 1997-11-04 | 1997-11-04 | 処理対象値入力装置及びプログラム変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11143710A true JPH11143710A (ja) | 1999-05-28 |
Family
ID=17903837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9302012A Pending JPH11143710A (ja) | 1997-11-04 | 1997-11-04 | 処理対象値入力装置及びプログラム変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11143710A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002333978A (ja) * | 2001-05-08 | 2002-11-22 | Nec Corp | Ｖｌｉｗ型プロセッサ |
| JP2019145172A (ja) * | 2013-05-24 | 2019-08-29 | コーヒレント・ロジックス・インコーポレーテッド | プログラム可能な最適化を有するメモリネットワークプロセッサ |
-
1997
- 1997-11-04 JP JP9302012A patent/JPH11143710A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002333978A (ja) * | 2001-05-08 | 2002-11-22 | Nec Corp | Ｖｌｉｗ型プロセッサ |
| JP2019145172A (ja) * | 2013-05-24 | 2019-08-29 | コーヒレント・ロジックス・インコーポレーテッド | プログラム可能な最適化を有するメモリネットワークプロセッサ |
| JP2021192257A (ja) * | 2013-05-24 | 2021-12-16 | コーヒレント・ロジックス・インコーポレーテッド | プログラム可能な最適化を有するメモリネットワークプロセッサ |
| US11900124B2 (en) | 2013-05-24 | 2024-02-13 | Coherent Logix, Incorporated | Memory-network processor with programmable optimizations |
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