JPS6014341A - 基本命令セツト計算機システムにおけるトラツプ割込み方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野コ 本発明は、通常の計算機アーキテクチャにお＋Ｊる命令
セラ１〜よりずっと小規模の命令セット（以下、基本命
令セラ１へという）しか持たないＲ」算機システムに係
る。

［従来技術］ 最近のＶ　Ｌ　Ｓ　Ｉ技術の発達により、マイクロプロ
セッサの設計に関しては、相反する２つのアプローチが
可能になってきた。第１−のアプローチは、Ｖ　Ｌ　Ｓ
　Ｉを十二分に利用して、これまではラフ１−ウェアで
実現さＪｌ、ていた機能をハードウェアで実現させるも
のである。当然の結果として、マイクロプロセッサの物
理的な構成は複雑になる。こ］しに対して第２のアプロ
ーチは、これまでより多くの機能をラフ１〜ウエアで実
現させることによって［ｔＦ−で且つ高速のマイクロブ
凸セッサを構成しようとするものである。後者のアプロ
ーチの代表的な例が下記の文献に記載されている。

（１）　Ｇａｏｒｔ＜ｅ　Ｒａｄｊｎ　”Ｔｈｃ＋　８
０］　Ｍｊ−ｎｊｃｏｍｐｕｔＣｒ”　ＡＣＭ２− ５ＩＧｒ’ｌ、ＡＮ　Ｎ０ＴＩＣＥＳ、第１７巻、第４
号、１９８２年４月、：３９〜／＋７頁 （２）　Ｐａｔｔｅｒｓｏｎ、５ｅｑｕ、ｉ、ｎ　”Ｒ
ＩＳＣ１：　ａ　ＲｅｄｕｃｅｄＩ　ｎ　ｓ　ｔ；　ｒ
　ＩＩ　Ｃ賃、ｊｏｎ　ＳＣａ：　ＶＬＳＩ　Ｃｏｍｐ
ｕｔｅｒ”　ＴＲＥＥ　Ｃｏｍｐｕｔｅｒ。

１９８２年９月、８〜２０頁 第］−のアプローチは、ラフ１−ウェアの開発費用およ
びその実行速度を考えた場合、年ごとに安くなっている
Ｖ　Ｌ　Ｓ　Ｉ回路を用いてシステムを構成した方が全
体として価格性能比を−にげろことができる、という考
えに基いている。従って、第１のアプローチをとるシス
テム設Ｈ１者は、ＶＬＳＩ回路の潜在能力に合わせてア
ーキテクチャをより複雑にしている。これは、最近の計
算機とその前のｉ−１算機、例えば■ΔＸ　ｉ　］とＦ
ＤＰ−１１、ＩＢＭシステム／３８とＩＢＭシステム／
３、インテルＡＴ”Ｘ−４，３２と８０８６、などを比
較してみれば明らかである。ただしアーキテクチャが複
雑になると、それだけシステム設Ｈ］に要する時間が長
くなり、改削ミスの可能性も増える。この型のシステム
は大規模命令セット割算機システム、略してＣｌ５Ｃシ
ステムと呼ば］している。

これに対して、前記の文献に記載されているような第２
のアプローチに従って構成されたシステムは小規模命令
セットｄｊ算１ｍ（ＲＩＳＣ）システムあるいは」ル本
命令セラ１〜計算機システム（以下、ＰＲＴＳＭシステ
１１という）と呼ばれる。Ｉ）Ｒ１８Ｍシステムの中心
はＣｐ　ＴＪである。システム設計の大部分は、ユーザ
に対してＣＰＵの基本能力を使用可能にする、というこ
とに向けられでいる。

全体的な構成は従来のＣｌ〕ｔ、Ｊとは幾分異なってい
る。

本発明もＰＲＴＳＭシステム、を対象にしているので、
以下前記の文献に記載されているＣ　Ｐ　ＴＪの設計原
理および従来のＣＩ）　Ｕとの違いについて、本発明に
関係する範囲内で少し詳しく説明する。

小型ないし中型の汎用Ｒ１算機システムにおける通常の
ＣＩ）　ＴＪは、アーキテクチャを１１解釈″する配線
マイクロプロセッサで構成されている。このようなＣＰ
Ｕでは、１つのＣＰ　Ｕ命令を実行するために、制御記
憶装置にある幾つかのマイクロ命３− 令が実行される。１つの平均的なＣＰＵ命令を実行する
のに必要なマイクロ命令（マシンサイクル）の数は、使
用されているマイクロプロセッサの能力（従って価格）
、ＣＰＵアーキテクチャの複雑さ、および実行中のアプ
リケーション（即ち命令ミックス）によって左右される
。例えば、ＩＢＭシステム／３７０モデル１６８は１つ
のシステム／３７０命令当り３〜６サイクルを要し、モ
デル１４８は１０〜１５サイクルを要し、システム／３
６０モデル３０は３０サイクル以上になる。

ＣＰＵの設計によっては、ルックアヘッド、並列処理お
よび分岐の記録といった技術を用いることにより、１命
令当りのマシンサイクル数を１に近づけることができる
。

アプリケーションによる相違については、例えば一般に
科学技術ｄｊ算は浮動ｔＪＸ数点命令を使用するが、事
務計算は１０進演算を使用する。ところが、アプリケー
ションコードの代りに走行システム全体を追跡してみる
と、最も頻繁に使用される命令に顕著な類似性があるこ
とがわかる。これら＝４− の命令は、ロード、記憶１分岐、比較、す（ｒ数演算、
論理桁送りといった比較的簡単な命令であり、基礎とな
るマイクロプロセッサの命令セラ１〜にもこれらと同じ
機能を持った命命がある。従って、マイクロプロセッサ
のアーキテクチャがＣＰ　ＴＪのアーキテクチャと正確
には一致しない場合であっても、そのような機能につい
てまでＣＰＵアーキテクチャをマイクロブト１セツザで
″解釈″することは無駄であると考えられた。

従って、ＰＲＩＳＭシステムのために設計された基本命
令セットはハードウェアで直接実行することができる。

即ち、各々基本命令は１マシンザイクルしか必要としな
い。複何１な機能は、通常のＣＰＵの場合と同じく、マ
イクロコードで実現される。ただし、ＰＲＩ　８Ｍシス
テムにお番プるマイクロコードは正にコードであって、
関連する機能は基本命令セット」二で走行するソフトウ
ェアサブルーチンによって実現される。

高速の制御記憶装置に記憶されていることがら生じるマ
イクロコードの利点は、キャッシュをデ−夕用ど命令用
とに分けた記憶階層では、事実上消滅する。命令キャッ
シュは″ページ可能″制御記憶装置として働く。通常の
ＣＰ　Ｕでは、すべてのアプリケーションにわたってど
の機能が最も頻繁に使用されるかは、設計者が１盲もっ
て決める。

従って、例えば倍精度の浮動小数点除算命令は常に高速
の制御記憶装置にあるが、第１−レベル割込みハンＩ〜
うは主記憶装置にある。命令キャッシュを用いた場合は
、最近の使用状況によって、どの機能がより速く使用で
きるかが決まる。

このアプローチによれば、特定のジョブを実行するのに
要するサイクル数は、最悪の場合であっても、複雑な命
令がマイクロプログラムされている通常の小型ないし中
型ＣＰ　Ｕにおけるサイクル数以下である。更に、」、
（本命令の定義づけをうまく行えば、必要なサイクル数
がより少なくなることがわかった。

大部分の命令ミックスによれば、データの書込みまたは
読取りに関する命令が全体の２０〜３０％を占め、分岐
命令が１５〜３０％を占めている。

更に、多くのアプリケーションにおいては、記憶装置帯
域幅のかなりの部分が■／○のためにさがれている。記
憶装置アクセスのためにＣＰ　Ｕが多くのサイクルにわ
たって待ち状態へ強制されると、その間の処理時間が無
駄になる。

従って、Ｐ　ＩＲ，Ｉ　８Ｍシステムの第２の目的は、
記憶装置アクセスに起因するＣＰＵの遊休時間をできる
だけ短くするように記憶階層およびシステムアーキテク
チャを構築することであった。まず、ＣＰＵのマシンサ
イクルに匹敵するアクセス時間を持ったキャッシュが必
要なことは明らかである。

次に、記憶命令が出されても直ちに主記憶装置への記憶
を行わなくてもよいということから、ストアイン方式の
キャッシュが採用された。かりに１つのワー１くを記憶
するのに１−〇サイクルを要し、且つ命令全体の１０％
が記憶命令であるとすると、記憶命令およびそれに続く
命令を並行して実行できない限り、ＣＰ　ｔＪの遊休時
間は全体の約半分に達する。

しかし、サイクルごとに新しい命令を必要とし、７− 且つ２サイクルおきにデータをアクセスするＣＰＵ構成
においては、サイクルごとにワードを供給する通常のキ
ャッシュを用いると、性能が低下する。従って、キャッ
シュはデータを含む部分と、命令を含む部分とに分けら
れた。このようにしてキャッシュへの帯域幅は実質的に
倍にされ、外部記憶装置からの命令およびデータの非同
期的取出しが可能になった。

通常のアーキテクチャでは、データの記憶は命令を変更
することによって行われるため、２つのキャッシュが適
切に同期していることをハードウェアが保証しなければ
ならない。こｉｃはコスト高になり、また性能の低下に
もつながる。命令先取機構でさえ、記憶有効ア１（レス
と命令アドレスレジスタの内容を比較しなければならな
いので、複雑になる。

ところが指標レジスタが計算機に導入されるようになっ
て、命令を変更する頻度が大幅に減少され、今日に至る
まで事実上命令が変更されることはなくなった。従って
ＰＲＩ　８Ｍアーキテクチャ−９−、、。

−８＝ は、」二連のようなハードウェア回報通信を必要としな
い。その代りに分割キャッシュの存在がラフ１〜ウエア
に対して明示され、必要なときにキャッシュを同期させ
るための命令がラフ１〜ウエアに与えられた。同期が必
要なのは、例えばプロゲラ１５取出しのような特別の機
能の場合だけである。

同様に、キャッシュの存在がラフ１−ウェア側からはオ
〕からない通常のシステムにおいては、工／○オペレー
ションもキャッシュを介して行う必要がある。その間Ｃ
ＰＵは待機していなければならず、またＩ１０オペレー
ションが終了した後のキャッシュの内容は実行中のプロ
セスの実効ページセラ１〜ではなくなるので、キャッシ
ュを強制的に一部モードへ戻されなければならない。高
価なシステムにおいてすら、ブイレフ１−りを重複して
設けると性能の低下を拍〈。

現在のシステムでは、■１０オペレーションを開始する
責任は、サブシステム・バッファとユーザ領域との間で
固定ブロック転送を行うシステムアクセス方式（Ｔ　Ｍ
、　Ｓ、ＶＳＡＭ、Ｖ　Ｔ　Ａ　Ｍ、べ一１〇− −ジングなど）に移ってきている。これは、アクセス方
式がバッファの位置および範囲だしづでなく、■／○転
送が処理される時も知っていることを意味する。ｆｉｔ
つで、このソフ１へウェアはキャッシュを適切に同期さ
せることができ、チャネル（ＰＲＩＳＭシステムにおけ
る直接メモリアダプタ）は外部記憶装置との間で直接転
送を行うことができる。この結果、記憶装置帯域幅の半
分が■／○のために使用中であっても、ＣＰＵの′１１
．能が低下することはない３、 これまでの説明で云えることは、実現させるのに費用が
かかるか、または低速のシステム機能があり、且つラフ
１〜ウエアがＤＭ繁に生しる性能低下要因をＪｌり識で
きる（あるいは機能全体を走行時間からコンパイル時間
へ移すことができる）場合には、その機能はハードウェ
アからソフＩ−ウェアへ移され、それによってゴスト低
減及び性能改善が達成される、ということである。

上述の股引原理登キャッシュ自身の管理に適用した例に
ついて説明する。ＰＲＴＳＭシステ１１においては、キ
ャッシュの名データブロック（ラインと呼ばＪしている
）ば３２バイ１−であり、こ４ｂに対して最大記憶（１
′１位は４バイ１−である。ラインの大きさが記憶Ｕｌ
ｊ位よりも大きいストアイン式のキャッシュでいわゆる
ギヤッシコミスが生じると、要求されたワードに君むラ
イン全体を外部記憶装置からキャッシュへ取出さな（Ｊ
ればならない。これは、同じラインに含まれる別のワー
ドが続いて要求される可能Ｍ：が高いためである。とこ
ろが記憶動作の場合は、プログラムが新しく獲得したス
ペースへの］回の記憶で終ることが多い。このようなス
ペースの例として（Ｊ、プロシージャ呼出し時にブツシ
ュされたプロセススタック、ゲラ１−メイン要求によっ
て得Ｉら九だ領域、第１１ノベル割込みハンドラによっ
て使用されるレジスタ記憶域などがある。いずれの場合
・し、ハードウェアは当該ラインの再度のアクセスが不
要であることを知り得ないが、ラフ１〜ウエアにとって
は、この状況は極めて明白である。

従って、ＰＲＩＳＭシステムでは、要求さ才した一１１
＝ ラインをキャッシュのブイレフ１〜り中で確立するが、
外部記憶装置からはそのラインの内容を取出さないデー
タキャッシュライン設定命令が定義されている。記憶の
ために新しいラインが必要なときは常にこの命令を実行
するようにすると、夕）部記憶装置からの不必要な取出
しばＨＡ−Ｊられるが、今度は命令実行のための余分の
マシンサイクルが必要になる。従って、全体的にみれば
、この命令の実行には一長一短がある。

同様に、スクラッチ記憶域が不要になったときに、デー
タキャッシュライン無効化命令を実行して、ブイレフｉ
・り中の指定されたラインに対応するエンｌ−りの変更
ビットを夕〜ンオフすると、不必要な書戻しが避むづら
れる。詳細は１９８２年１−２月３０日イ寸（７）ＰＣ
Ｔ出願Ｕ、Ｓ、８２１０１８３０に記載されている。

［発明が解決しようとする問題点コ 前記の文献（１）に記載されているＰＲＩＳＭシステム
は、記憶保護をユーザとハードウェアの間に介在するイ
ンテリジェント・コンパイラに頼っ１２− ている。通常のシステムでは、アセンブラその他の言語
を使ってプログラムが居かれているが、書゛かれたプロ
グラムによってはシステムの破壊につながる場合もある
。このようなプログラムあるいはユーザをシステ１１か
ら切ｉ！ＩＩｔずための手段として、従来は記憶保護ギ
ー、多重価思アト１ノス空間、監視プログラム状プルな
どが使用されていたが、これらはコスト高につき、また
イク゛能が低下することもある。しかしもつと重要な問
題は、これらの手段では完全な保護を与えるには不十分
だということである。例えばシステムのユーザの数が記
憶保護キーの数（システム／３７０でば］６個）よりも
多くなると、２以上のユーザに同じギーが割当てられる
ことになる。これが望ましくなければ、ユーザの数を制
限する外ない。

しかし、ユーザが適切に定義された原始言語を使ってプ
ログラムを書くように制約されており、旧つそれらのプ
ログラムがインテリジエン１−・コンパイラにより処理
されて、コンパイラのアドレス方式を認識しているオペ
レーティングシステム」二で走行するのであれば、より
適切な保護が可能になる。従って１涌述のＩ）ＲＩＳＭ
システムは、コンパイラの特定のクリティカルな要素が
正しいさと、才９よびシステムで実行されるすべてのプ
ロゲラ”　（監視プログラムコアを除く）がこのコンパ
イラでコンパイルされていること、を仮定している。コ
ンパイラは次の４つを保証する。

（］）テデータスカシ、配列、構造、区域）に対するす
べての参照は実際にそのデータを指示し、参照の範囲は
データの範囲に含まれる。

（２）割振りおよび解放が動的に行われるデータへの参
照は割振りと解放の間においてのみなされる。

（３）すべての分岐はラベルに対してなされ、すべての
呼出しはプロシージャにおける適切な入口点に対してな
される。

（４）１つのプロシージャに苅するすべての引き数はそ
れらの対応するパラメータと一致し、従って保護が複数
の呼出しにわたって持続する。

保護のための範囲検査はコンパイル時、連係編集時、ま
たはプロゲラ１１取出し時に行われるが、完全な保護を
目ざずのであれば走行中にも範囲検査を行うのが望まし
い。走行中の範囲検査は、例えば比較命令および分岐命
令に順次に実行することによって行えるが、２つの命令
、従って少なくとも２つのマシンサイクルが必要である
。

従って本発明の目的は、目的コードに新しい命令を導入
することによって、走行中でも実質的に単一マシンサイ
クルで範囲検査が行えるＰ　Ｒ１１５Ｍシステムを提供
することにある。

［問題点をん′決するための手段］ 本発明によれば、基本命令セットに１〜ラツプ命令が追
加される。１−ラップ命令は２つの指定されたオペラン
ドをＡ　Ｌ　Ｕで比較させるもので、その結果に応じて
特定の条件ヨー１−が発生される。発生された条件コー
ドを直接検査する論理手段が設けられ、その出力により
トラップ割込みが起こさされる。

［実施例］ Ａ）Ｔ”−Ｌし５ＬＫ２ノラトケスニ」ヒＬ夕ｊ〒■の
一１栗−前述のように、ＰＲＩＳＭシステムの中心はＣ
１５− ＰＵであるが、ＰＲＩＳＭシステムばＣＰＵの他に、主
記憶装置、キャッシュ機構、母線ユニット及びシステム
Ｉ１０を含んでいる（第］−図参照）。

キャッシュ機構はデータ部と命令部に分かれている。

ＣＰ　Ｕアーキテクチャは従来のものに比べて非常に簡
単である。本ＰＲＩＳＭシステムの特徴として、各々の
命令はハードウェアにより単一マシンサイクルで実行さ
れる。このような命令を基本命令という。基本命令は記
憶装置アクセス（普通は並行処理される）を除くと、マ
シンサイクルを１つしか必要としない。ここで１′基本
′′という語は、簡単さというよりもむしろ時間、即ち
貼−マシンサイクルに関係している。基本命令自体は単
一マシンサイクル内で実行可能であるが、それに伴う実
際の機能は複雑なことがある。

“Ｊｌｉ−マシンサイクル”という語も幾つかの定義が
可能である。例えば、却−マシンサイクルは゛′継続的
に繰返される基本システムクロックの期間であって、そ
の間に基本システムオペレージヨー１７−　八−１ １６− ンが遂行されるもの″である。もう少し別の云い方をす
れば、ｉＢ−マシンサイクルは″基本クロック期間に含
まわるすべてのクロックパルスをシステムが１回完全に
使用するのに必要な時間″である。従って、貼−マシン
４Ｊイクル内でＣＰ　Ｕのすべてのデータフロー機構を
１回使用することができる。本発明に従う１−ラップ命
令も単一マシンサイクルで実行できる基本命令であり、
記憶装置アクセスに要する時間を短縮することを意図し
ている。本発明に従えば、殆どの場合範囲検査を単一マ
シンサイクルで行える。違反が生じると、長いサブルー
チンを呼出さなければならないが、これは稀にしか生じ
ない。

］）Ｒ１８Ｍシステムのアーキテクチャおにびその命令
セットは下記の３つを達成するものである。

（１）命令当り］ザイクルの高速ＣＰ　Ｕをコンパイル
に適した命令セットを用いて定義する。

（２）記憶階層、Ｔ１０、割振りおよびソフトウェアの
活動がＣＰ　Ｕでの命令実行と並行して行われる。これ
により待ち時間が短くなる。

１８− （３）すべてのプロゲラ１１をうまくコンパイルできる
コードを生成する最適化コンパイラを開発する。

ＱＬ−マシンサイクルで実行可能であるということに加
えて、命令に関する重要なテーマにその規則性がある。

これはハードウェアによる実施を容易にしていた。例え
ば、すべてのオペランドは自分の大きさに合った境１？
を持っていなければならない（半ワードの場合は半ワー
ド境界、ワードの場合はワード境界）。命令はすべてフ
ルワードであり、従ってその境界もフルワード境界であ
る。

レジスタ名フィールドはシステム／３７０の４ビツトに
対し、１ピッ１〜増えて５ピッｌ−である。

これにより、レジスタを３２個まで装備できる。

従って、Ｔ）　ＲＩ　Ｓ　Ｍシステムを用いて、例えば
システム／３７０のように１６個の汎用レジスタを備え
た他のアーキテクチャをエミュレー１〜することができ
る。システム／３７０の命令セットにおける基本命令サ
ブセラ１〜を用いて複雑な命令をエミュレー１−する場
合は、Ｉノジスタ名フィールドの長さく４ピツ！へ）が
ネックになる。

更に、命令の長さが４バイトあるので、各命令の目的レ
ジスタを明示指定することができ、従ってゝ入カオペラ
ンドを壊す必要はない。これは一般に“３アドレス”形
式と呼ばれている。

Ｐ　ＲＩ　Ｓ　Ｍシステムは真の３２ピッ１−アーキテ
クチャであり、１６ビツトアーキテクチヤに拡張Ｉノシ
フタを加えたものではない。アドレスは３２ビツト長で
あり、算術演算には３２ビットの２の補数が使用され、
論理命令および桁送り命令は３２ビットのワードを取扱
う。桁送りは３１ビットまで可能である。

前述のように、命令はすべて４バイ１−長である。

ＰＲＩＳＭシステムではＤ形式、Ｕ　Ｌ形式、Ｍ形式お
よびＸ形式の命令が使用される。これらの命令形式に下
記の表１に示す。

１９− に−−Ｖ Ｄ形式、ＵＴ、形式 Ｍ形式 Ｘ形式 ２０− 命令中の各フィールドの意味は次の通りである。

０ＰＣＤ（０〜５）：命令（７）ＯＰ：Ｉ−ト。

ＲＴ　（６〜１０）：命令の実行結果を受取る目的レジ
スタの名前 Ｒ３（６〜１０）：命令実行のためのソース１ノジスタ
の名前 ＲＡ（１１−〜１５）：第１オペランドレジスタ、また
は回転命令の場合は目 的レジスタとして使用され るレジスタの名前。

ＲＢ（１，６〜２０）：第２オペランドレジスタの名前
。

ＢＩ（６〜１．０）：Ｉノシフタビツトまたはトラップ
マスクを指定する即値 フィールド。

５Ｈ（１６〜２０）：シフト量を指定する即値フィール
ド。

Ｄ（１６〜３１）：１．６ビツトの符号付き整数を２つ
の補数形式で指定す る即値フィールド。拡張の ため３２ピツ１への長さを持 った別のフィールドと組合 わせて使用する事ができる。

ＭＡＳＫ、（２１〜３］）　：　”　Ｏ”によって囲ま
れた′１−″′のサブストリングま たはＬＬ　Ｉ　ＩＩによって囲まれ たＬＬ　Ｑ　ＩＩのサブストリング から成る３２ピツ１〜のマス クを指定する即値フィール ド。ピッ１〜２１がＩＩ　ＯＩＩで あれば前者のサブストリン グが指定され、ＬＬ　］、　ｕであ れば後者のサブストリング が指定される。ピッ１−２２ 〜２６はサブストリングの 左端ピッ１へへのインデック ス、ピッ１−２７〜３１はサ ジストリングの右端ピッ１− へのインデックスである。

’Ｊ　０００００１　１　］　１　］”のマスクフィー
ルド全て “０”のマスクを発生し、 “００００００１１１　］　３” のマイクフィールドは全て “１”のマスクを発生ずる。

ＥＯ（２１〜３１）：拡張０１）コード。

Ｂ）ｔ−５ム方粂食 単−マシンサイクルで実行できる１〜ラツプ命令をイン
テリジエン１−・コンパイラと共に使用すると、記憶装
置の妥当性検査をハードウェアで実施する必要がなくな
る。インテリジエン１〜・コンパイラは走行時を除いて
すべての範囲検査を行える。

走行時の範囲検査はトラップ命令およびそれに関連する
ハードウェアによって行われる。

トラップ命令は不等性を検査し、不等性が満足されてい
なければ、実行を続けることを許可する。

不等性が満足さｉｔていると割込みが生じ、その後適当
な回復処理が行われる。

１−ラップ命令が実行されてもＣＰ　Ｕの状態は変−　
ン：、ニー 化せず、すべてのｌノシフタの内容はそのままに保たれ
る１、従って１−ラップ命令を使用しても、ＣＰＵの状
態に関してコンパイラに負担がかかることはない。

トラップ命令が検査する不等性は、データの集合にス・
Ｉする参照が有効かどうかを検査するようにラフ１〜ウ
エアによって設計される。その際、記憶装置キーによる
検査よりも検査のレベルを細かくすることができる。

本発明に従うシステムにおいては、データの集合に対す
る参照の前にトラップ命令を実行すると、その集合が存
在しているかどうか（動的に割振られる集合の場合）、
参照がその集合に割振られた記憶域の範囲内のものかど
うか、あるいは配列参照における各添字が各添字位置に
ついて宣言された範囲内にあるかどうかを検査すること
ができる。

添字の検査は、参照が配列に割振られた記憶域の範囲内
のものかどうかを単に検査するよりも強力な保護を与え
る。

普通は、１つの添字の妥当性を検査するために一２４Ｑ
−リｒへ 一、２４− は２つの命令を必要とする。一方の命令は下限を検査し
、他方の命令は」１限を検査する。しかし下限が０で上
限が２１１より小さい事がわがっていれば、１つのトラ
ップ命令で十分である。というのは、添字および」二限
値の論理比較において、負の添字をすべて２３１以上と
して扱えるからである。

普通の状況では１−ラップ命令の実行によって割込みが
生じることはまずないから、最適化コンパイラはトラッ
プ命令を、プロゲラ１１フローを生成するものとは見な
い。トラップ命令に関しては、通常の最適化手順を全て
適用する事ができる。トラップ命令を用いた範囲検査コ
ードを最適化する考えは、Ｖ、　Ｍａｒｋｓｔｅｊｎ、
　、Ｌ　Ｃｏｃｋｅ、　Ｐ、　Ｍａｒｋｓｔｅｊｎ。

”　Ｏｐｔｉｍｉｚａｔｊｏｎ　ｏｆ　Ｒａｎｇｅ　Ｃ
ｈｅｃｋｊ、ｎｇ　”　Ｐｒｏｃ、　ｏｆＳＴＧｒ”Ｌ
ＡＮ　Ｓｙｍｐｏｓｊｕｍ　ｏｎ　Ｃｏｍｐｊｌｅｒ　
Ｃｏｎ５ｔｒｕｃｔｊｏｎ。

１９８２年７月、］１４〜１］９頁に示されている。

１−ラップ命令では、第２オペランドが第３オペランド
と比較され、その結果、下記の場合を除いて条件コード
ピッ１−ＬＴ、ＧＴ、ＥＱ、ＬＬおよ２５− びＬ　ＧがＬＬ　０１１にセラ１−される。

（１）第２オペランドが第３オペランドより小さい場合
は、Ｌ　Ｔ　＝　］。

（２）第２オペランドが第３オペランドより大きい場合
は、Ｇ　Ｔ　＝　１゜ （３）第２オペランドが第３オペランドに等しい場合は
、Ｅ　Ｑ　＝　１．　。

（４）オペランドを３２ピツ１への無符号整数として扱
う論理比較において第２オペランドが第３オペランドよ
り小さい場合は、Ｌ　Ｌ　＝　１゜（５）同じく論理比
較において第２オペランドが第３オペランドより大きい
場合は、Ｌ　Ｇ　＝　１６次いでＩＬ　Ｏ”または１１
　］、　ＴＴにセットされた条件コードピッ１−とトラ
ップ命令の第１オペランド（ＢＩ）のビット６〜１ｏと
の論理積が計算され、その結果が１７０１＋でなければ
トラップ割込みが生じる。論理積の計算は下記の通りで
ある。

ｒ３　Ｉピッ１−６・条件コードピッ１〜ＬＴＢＩピツ
１〜７・条件コードピッｌ−Ｇ　ＴＢＩビット８・条件
コードピッ１へＥＱ＋３Ｉビット９・条件コードピッ１
へＴ、　ＬＢ丁ビ・ント１０・条件コードピッ１へ丁・
Ｇ１〜ラップ命令には、次に示す２つの形式がある。

ＴＲＡＰ　ＴＭＭＥＩＪＴ’ｒΔＥ ＴＴ　ＢＩ、ＲＡ、Ｉ） ０　６　１１　１．６　３１ ＲＡ　Ｐ Ｔ　ＢＩ、ＲＡ、　ＲＢ ０　６　１１　１．６　２１．　３１ いずれの形式においても、第１オペランドは８丁であり
、第２オペランドはレジスタＲＡの内容であるが、第３
オペランドは前者の形式ではＤフィールドの内容であり
、後者の形式ではレジスタ＝２６− ＲＢの内容である。

１マシンサイクルしか使用しないように、最適化は割込
み不要の場合についてなされる。従って、万一１〜ラッ
プ割込が生じた場合には、割込み条件が多数のマシンサ
イクルを使用することになる。

この例外的な状態においては、トラップ命令に続く最初
のマシンサイクルで次の命令の実行が禁止され、割込み
処理に入る。マシンサイクルの初期の段階では、非破壊
動作であるＯＰコードの解読および汎用レジスタの読取
りしか行われないから、その段階で命令実行の打切りあ
るいは禁止を簡単に行える。

Ｃ）へニーＩｉγ壬ｌ− 代表的なＰＲＩＳＭシステムの構成を第１図に示す。シ
ステムの内部母線１０には、ＣＰＵ１２、複数の母線ユ
ニツ１へ１４．１６（浮動小数点ユニツ１−など）、命
令キャッシュ機構１８、データキャッシュ機構２０、お
よびシステム母線ユニット２２が接続されている。キャ
ッシュ機構１８．２０はいずれもキャッシュ、ブイレフ
１へりおよび変２７− 換索引緩衝機構（ＴＴ、Ｂ）を含んでいる。システム母
線ユニット２２は主どしてＩ１０オペレーションを制御
するもので、主記憶装置？￥２４にも接続されている。

主記憶装置２４と命令キャッシュ機構１８およびデータ
キャッシュ機構２０との間では命令およびデータが別々
にやりとりされる。ＣＰ　Ｕ　、１−２は命令キャッシ
ュ機構］、８から命令母線２６を介して４バイトの命令
を受取る。

ＣＰ　Ｕ　］、　２の種々の構成要素のうち本発明に関
係する部分を第２図に示す。図示していない構成要素に
は命令解読器などがあるが、それらは従来のＰＲＩＳＭ
システムのＣＰＵで使用されている公知のものである。

更に、第２図において破線で囲んだ部分も従来からある
ものである。

命令アドレスレジスタ（ＩＡＲ）３４によって命令キャ
ッシュ機構１８から取出された命令（１〜ラツプ命令と
する）は命令レジスタ３２ヘロードされる。第２図に例
示しである１へラップ命令はＴＲＡＰ　ＩＭＭＥＤＩＡ
ＴＥであるが、ＴＲＡＰの場合も同様である。ＯＰコー
ドｔｔ　４６７７が解読されると、まずレジスタＲＡの
内容が汎用レジスタファイル３０から取出されてＡ　Ｌ
Ｕ　３６の第１人力へ供給され、更にＤフィールドの内
容（ＴＲＡＰの場合は汎用レジスタファイル３０にある
レジスタＲＢの内容）がＡＬＵ３６の第２人力へ供給さ
れる。前述の様に、レジスタＲＡの内容は第２オペラン
ドであり、Ｄフィールド（またはレジスタＲＢ）の内容
は第３オペランドである。ＡＬＵ　３６はこれらのオペ
ランドを比較して、その結果を条件コード発生論理３８
へ知らせる。条件コード発生論理３４はＡ　ＬＵ　３６
の比較結果に応じて、前述の５個の条件コードピットＬ
Ｔ、ＧＴ、ＥＱ、ＬＬおよびＴ−Ｇを各々１１０”また
は“１”にセラ１−シ、線６０を介してＡ　Ｎ　Ｄゲー
ト６２へ供給する。これらの条件コードピッ１〜は分岐
に備えて条件コードレジスタ４０にも供給され、そこか
らもう一方のＡＮＤゲート６４へ供給される。

命令解読器（図示せず）で有効なトラップ命令が解読さ
れていると、そこからの１−ラップ有効信号によりＡＮ
ＩＴ＋ゲート６２が条件付けられて、条件コード発生論
理３４からの５個の条件コードピッ１−をＯＲゲート６
Ｇを介して第３のＡ、　Ｎ　Ｄゲート６８へ供給する。

（分岐命令の場合はＡ、　Ｎ　Ｄゲ−ｌ”　６４が条件
付けられる。）これから明らかなように、］・ラップ命
令の場合は、ＣＰＵに設けられている通常の条件コード
レジスタ４０が迂回されるので、その分だけ動作が速く
なる。ＡＮＤゲｌ”　６８の他方の入力には、命令レジ
スタ３２からＢＴフィールドの内容が供給される。

ＡＮＤゲート６８は各々の条件コードピットおよび対応
するＢＩビットを比較し、両方共ｒｒ　ｉ　Ｉ＋の組が
あると１〜ラップ割込み信号を発生する。

（分岐命令の場合は、ＡＮＤゲーｌ−６８から発生され
るのは分岐信号であるが、トラップ割込みおよび分岐は
１へラップ有効信号および分岐有効信号によって区別す
ることができる。）トラップ割込ツ へ供給される。よく知られているように、優先論理５０
は要求された１以」二の割込みのうちから最高優先順位
の割込みを１つ選択し、それに基いて３０− ＣＰ　ＴＪで割込み処理を開始させる。なお、割込み処
理自体は本発明とは無関係であるし、また周知でもある
から、詳細については省略する。

［発明の効果コ 従来の方式と本発明とを比較したタイミングチャートを
第３．１１図および第３．２図に示す。

第３．１図は、命令ス１ヘリームにおいて通常の比較命
令、分岐命令および次命令がこの順番に並んでいること
を示している。従来例として第３゜１図の命令ストリー
ムを選んだ理由は、本発明におけるトラップ命令が比較
動作およびそれに続く割込み条件の検査（機能的に分岐
命令と等価）を必要とするからである６ 第３．１図において、比較命令の実行中に、指定された
２つのオペランドをＡＬＵで比較するためのタイミング
パルスが発生される。次の分岐命令サイクルでは、前の
比較命令サイクルでの比較結果に従って適切な条件コー
ド（ＣＣ）が発生され、それを用いて分岐命令のＢＩフ
ィールドが検査され、その結果により分岐の要不要が決
定され−３２−　＾ｒ＋ｒ ３１− る。次のサイクルでは、分岐先の最初の命令または命令
シーケンスにおける分岐命令の次の命令が実行される。

このように、従来のやり方では、分岐の要不要を決定す
るまでに少なくとも２つのマシンサイクルを必要とする
。

これに対して本発明によれば、トラップ命令に続く命令
の実行が実質的に開始される臨界時点（第３．２図に破
線で示しである）よりも前にトラップ割込みの要不要を
決定することができる。

トラップ命令の実行は実質的には、次命令サイクル中の
臨界時点付近まで続く。臨界時点は次命令サイクルの開
始時点から５／８ないし２／３のところにあり、その間
に次命令が解読されて、例えば２つのオペランドがＡ　
Ｌ　Ｕへ供給され、それにより演算結果が使用可能な状
態になっている。しかし臨界時点を過ぎるまでは、命令
アドレスレジスタ、命令レジスタ、および汎用レジスタ
ファイルの内容は変更されず、演算結果をＡ　Ｌ　Ｕか
ら出力するためのゲートも閉じられている。従って、オ
ペレーションの打切りが臨界時点の前であれば、３３− 第３．２図の次命令が現命令として命令レジスタに残っ
ているから、割込まれた現命令の保管および割込み処理
終了後の再実行を容易に行える。臨界時点を過ぎると、
命令アドレスレジスタの更新、汎用レジスタファイルま
たはデータキャッシュへの書込み、といった破壊的な動
作が開始される。

第３．２図において、条件コード（ＣＣ）の発生、それ
に基＜ＢＩフィールドの検査、およびトラップ割込みの
要不要の決定は次命令サイクルの臨界時点より前に終る
。云い換えれば、トラップ命令の後半および次命令の前
半が並行して実行される。これは、条件コードレジスタ
の迂回によって、条件コードおよびＢＩフィールドの比
較を速く行えるためである。

トラップ割込みが生じると、その時点で次命令の実行が
貯切られるが、そのような事態になるのは稀である。１
へラップ割込みが生じなければ、次命令の実行が継続さ
れるから、実質的には、トラップ命令の実行がトラップ
命令サイクルで完了したといえる。

【図面の簡単な説明】

第１図は本発明が対象にしている基本命令セット計算機
システムの代表的な構成を示すブロック図・ 第２図は１−ラップ命令を実行するためのハードウェア
を示すブロック図。 第３．１図および第３．２図は比較および分岐による従
来の範囲検査のタイミングと１−ラップによる本発明の
範囲検査のタイミングを比較した図。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　頓　宮　孝　− （外１名） タイン アメリカ合衆国ニューヨーク州 ヨークタウン・ハイツ・リッジ ・ストリート２１２７番地 ７２発　明　者　ジョーシ・ラブイン アメリカ合衆国ニューヨーク州 ビアモント・フランクリン２６番

Claims (1)

1. 【特許請求の範囲】 単一マシンサイクルで実行可能な基本命令セラ１〜を使
   用し、Ａ　Ｌ　Ｌ、Ｊおよび該Ａ　ＬＵの演算結果に応
   じて特定の条件コードを発生する条件コード発生手段を
   備えた基本命令セラＩ・計算機システムにおいて、 指定された２つのオペランドを前記Ａ　Ｌ　Ｕで比較さ
   せるトラップ命令を前記基本命令セラ１〜に追加し、該
   １〜ラツプ命令の実行により前記条件コード発生手段の
   出力を直接検査する論理手段を設け、該論理手段の出力
   によりトラップ割込みを起こさせるようにしたことを特
   徴とするトラップ割込み方式。 −１−／’Ｉｒ１