JPH01188943A

JPH01188943A - 記号処理向きデータ処理方式

Info

Publication number: JPH01188943A
Application number: JP1323488A
Authority: JP
Inventors: Masanobu Yuhara; 雅信湯原; Takeshi Shinoki; 剛篠木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-01-23
Filing date: 1988-01-23
Publication date: 1989-07-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕記号処理向きデータ処理方式の改良に関し、プロログに
おけるデレフ処理を効率よく行うことを目的とし、所定の非特権命令が発行された時に、メモリにアクセス
したアドレスを記憶しておくメモリ・アドレス・レジス
タの内容を他のレジスタに転送する手段を設けたことを
構成要件としている。

また、分岐先のアドレスを示す第１オペランドとレジス
タを示す第２オペランドを持つ所定の非特権命令が発行
された時に、前記第２オペランドの内容の一部が第１の
ビット・パターンであるか、或いは第２のビット・パタ
ーンであるかを調べ、前記第２オペランドの内容の一部
が第１のビット・パターンである場合には、第１のオペ
ランドの示すアドレスに分岐し、前記第２オペランドの
内容が第２のビット・パターンである場合には、前記メ
モリ・アドレス・レジスタの内容を第２オペランドに転
送する手段を設けたことを構成要件としている。

〔産業上の利用分野〕

本発明は、メモリ・アクセスした時のアドレスを記憶し
ておくメモリ・アドレス・レジスタの内容を他のレジス
タに転送する処理を、非特権命令によって行い得るよう
にした記号処理向きデータ処理方式に関するものである
。

〔従来の技術〕

人工知能向きの計算機言語の一つとしてプロログ（Ｐｒ
ｏｌｏｇ）があるが、プロログ風の言語においては、次
に述べるデレフ処理（Ｄｅｒｅｆｅｒｅｎｃｅ　　：参
照した所を辿って行く処理）が処理時間の何割かを必要
としている。そこで、このデレフ処理が高速で実行でき
る計算機が必要となる。

通常の計算機におけるデレフ処理の概要を第７図のフロ
ーチャートで示す。

■　Ｒ１の内容をアドレスとして、メモリにアクセスし
、−時的にレジスタＲ２に格納する。

■　Ｒ２のデータ型をチエツク（後述）し、特定のデー
タ型でない場合には、分岐して終了する。

特定のデータ型の場合には■の処理を行う。

■　−時レジスタＲ２の内容をレジスタＲ１に転送し、
ループする。

なお、デレフ終了後、Ｒ１の値を使用することも、Ｒ２
の値を使用することもある。

プロログ等では、一つ一つのデータについて、そのデー
タ型を示す情報（通常はタグと呼ばれている）がそれぞ
れのデータに付属している。データ型としては、整数、
浮動小数点、リストへのポインタ、ストリングへのポイ
ンタ、変数へのポインタ、或いは変数の値が未束縛であ
ることを示す型等がある。

通常の計算機では、タグは基本データの一部を使用する
。例えば、１ワード３２ビツト・マシンの場合には、デ
ータの上位４ビツトをタグにしたりする。この場合、上
述のデータ型のチエツクとは、ＡＮＤ　（論理積）を取
った結果に対してＣＭＰ（比較）を行うのが一般的であ
る。

一方、記号処理向きの計算機では、例えばワード４０ビ
ツトとし、その内の８ビツトをタグに使用すると言うこ
と等が行われる。更に、データ型のチエツクを高速に行
うハードウェアがサポートされているのが普通である。

〔発明が解決しようとする問題点〕

従来の技術においては、何れにしても、（ａ）　　−時
レジスタを必要とすること（ｂ）　　−時レジスタから
メインのレジスタにデータを転送する必要があること等の問題がある。

従来、−時レジスタが必要となったのは、メモリにアク
セスする時に、Ｒ１＝（Ｒ１）と言うことを行うと、レジスタＲ１の元の値が破壊され
てしまい、アクセスしたデータの型によっては必要とな
るアクセスしたときのアドレスが無くなっ７てしまうか
らである。

本発明は、この点に鑑みて創作されたものであって、デ
レフ処理を高速化すること及び命令コード量を減少する
ことを目的としている。

〔問題点を解決するための手段〕

第１図は本発明の原理図である。第１図（ａｌに示すよ
うに、計算機は中央処理装置１００．主記憶２００など
から構成されている。中央処理装置１００の中には、命
令レジスタ１１０や命令制御手段１２０、レジスタ・フ
ァイル１３０、メモリ・アドレス・レジスタ１５０など
が存在する。

本発明の第１番目の発明においては、所定の非特権命令
が命令制御手段１２０に入力されると、命令制御手段１
２０は、メモリ・アドレス・レジスタ１５０の内容をレ
ジスタ・ファイル１３０内の他のレジスタに転送するた
めの制御を行う。

第２番目の発明においては、分岐先のアドレスを示す第
１オペランドとレジスタを示す第２オペランドとを持つ
所定の非特権命令が命令制御手段１２０に入力されると
、第１図（ｂ）に示すように、命令制御手段１２０は、
前記第２オペランドの内容の一部が第１のビット・パタ
ーンであるか、或いは第２のビット・パターンであるか
を調べ、前記第２オペランドの内容の一部が第１のビッ
ト・パターンである場合には、第１のオペランドの示す
アドレスに分岐し、前記第２オペランドの内容が第２の
ビット・パターンである場合には、・前記メモリ・アド
レス・レジスタの内容を第２オペランドに転送するため
の制御を行う。

〔実施例〕

本発明は、メモリをアクセスした時に、アクセスしたア
ドレスを別のレジスタ（メモリ・アドレス・レジスタ）
に自動的に退避し、後はどそのレジスタにアクセスでき
るようにしたものである。

従来の計算機でも、中央処理装置とメモリとのインタフ
ェースのために、メモリ・アドレス・レジスタ（ＭＡＲ
）を置いていた。しかし、このＭＡＲはマシン命令から
アクセス出来なかったり、アクセス出来たとしても特権
命令からしかアクセス不可能であった。

本発明では、このＭＡＲを一般のプログラマに解放し、
通常のマシン命令からアクセス可能にする点が新規な点
である。この時のデレフ処理の１例のフローチャートを
第２図に示す。

■　Ｒ１の内容をアドレスとして、メモリにアクセスす
る。もとのＲ１は自動的にＭＡＲに退避される。

■　Ｒ１のデータ型をチエツクし、特定のデータ型の場
合には分岐してループする。

■　Ｒ１のデータ型を再度チエツクし、データ型により
分岐する。

■　もとのＲ１のアドレスをＭＡＲからリストアする。

第２図のデレフ処理ではループの中の処理が簡単になる
ため、ループ回数が多い時には、デフレ処理が高速化さ
れる。また、動的に必要となる命令コード量（ＣＰＵに
供給される命令コード量）も減るため、命令コード量の
多さが問題となるＲＴ　Ｓ　Ｃ（縮小命令セット・コン
ピュータ）においても効果がある。なお、第２図のフロ
ーチャートにおけるデータ型チエツク１ではリファレン
ス型であるときに分岐し、データ型２では未束縛型の時
に分岐する。

所が従来のデレフ処理のフローチャート（第７図参照）
と第２図のデレフ処理のフローチャートを比べると、第
２図のデレフ処理ではループ外の処理が増えていること
が判る。このため、ループ回数が少ないときには、却っ
て処理速度を落とすことにもなり兼ねない。実際に、通
常のデレフ処理ではループ回数は工ないし２回程度であ
ることが実測データから得られている。そこで、第２図
の実施例を更に改良する。

即ち、第２図のフローチャートにおけるデータ型チエツ
ク１、データ型チエツク２及びデータ型に応じてＭＡＲ
をＲ１に転送する処理を、一つのマシン命令にまとめる
。この命令をＤＲＥＦ命令と呼ぶことにすると、第２図
のフローチャートが第３図のように簡単化される。

■　Ｒ１の内容をアドレスとして、メモリにアクセスす
る。ちとのＲ１の値は自動的にＭＡＲに退避される。

■　Ｒ１のデータ型をチエツクし、データ型１の場合に
は分岐する。データ型２の場合には、ＭＡＲの値をＲ１
に転送する。それ以外のデータ型の場合には何もしない
。

これにより、静的および動的な命令コードが減り、２つ
の類似したデータ型チエツクを一つに纏められるため速
度が向上する。また、ブランチ命令が減るため、バイブ
ライン計算機におけるパイプラインの乱れを最低限に抑
えることが可能となる。

ここで、ＤＲＥＦ命令のデータ型１．データ型２は、命
令で固定してしまう方法やＤＲＥＦ命令のオペランドで
指定する方法、データ型１．２設定用の専用レジスタを
設ける方法がある。

第４図はＭＡＲ回りの構成例を示す図である。

同図において、１は実行アドレス計算器、２はレジスタ
・ファイル（Ｒ１などのレジスタ群）、３は記憶制御部
、４は算術論理器、５はタイプ判定回路、ＭＡＲはメモ
リ・アドレス・レジスタ、ＭＤＲはメモリ・データ・レ
ジスタ（メモリとの入出力データ用）をそれぞれ示して
いる。また、実線はバスを示す。記憶制御部３の中に、
メモリ・アドレス・レジスタＭＡＲおよびメモリ・デー
タ・レジスタＭＤＲが存在する。中央処理装置の中には
、命令レジスタや命令の解読・実行を行う命令制御機構
が存在することは当然である。命令制御機構は、マイク
ロプログラムまたは布線論理で実現される。

ワードの構成を第５図に示す。バス幅は４０ビツトであ
る。上位４ビツトはデータ型を１６種類区別するための
フィールドであり、次の４ビツトはサブタイプやガーベ
ジ・コレクタのためのフィールドであり、残りの３２ビ
ツトはデータ／ポインタのためのフィールドである。デ
ータ型の例を第６図に示す。

タイプ判定回路５は、データ型１．データ型２をそれぞ
れ４ビツトで指定するためのレジスタＴＹを含む。バス
の上位４ビツトについて、データ型１．２でないかを判
定する回路である。

プロログのデレフを行うためには、レジスタＴＹのデー
タ型１にレファレンスを示す型（他の変数へのポインタ
）を示す４ビツトを、データ型２に未束縛を示す４ビツ
トを設定して置く。第６図の例で言えば、データ型１＝
０．データ型２＝１５である。

メモリにアクセスした時には、アクセスしたアドレスが
ＭＡＲに自動的に残る。次に、ＤＲＥＦ命令を、ループ
する先のアドレスを第１オペランドとし、メモリからリ
ードしたデータを保持しているレジスタを第２オペラン
ド（上述の例ではＲ１）として実行すれば、デレフ処理
を高速に実現することが出来る。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、プロ
ログで重要なデレフ処理に関して、（ａ）　　静的およ
び動的命令コードの減少（ｂ）　　パイプラインの乱れ
の減少等の顕著な効果を奏することが出来る。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明におけるデレ
フ処理の１例を示すフローチャート、第３図は本発明に
よるデレフ処理の他側を示すフローチャート、第４図は
ＭＡＲ回りの構成例を示すブロック図、第５図はワード
の構成例を示す図、第６図はデータ型の例を示す図、第
７図は従来のデレフ処理を示すフローチャートである。１・・・実行アドレス計算器、２・・・レジスタ・ファ
イル、３・・・記憶制御部、４・・・算術論理器、５・
・・タイプ判定回路、ＭＡＲ・・・メモリ・アドレス・
レジスタ、ＭＤＲ・・・メモリ・データ・レジスタ。

Claims

【特許請求の範囲】

（１）主記憶にアクセスしたアドレスを自動的に記憶し
ておくメモリ・アドレス・レジスタ（１５０）を持つ中
央処理装置（１００）と、主記憶（２００）とを有する
計算機において、所定の非特権命令が入力された時に、メモリ・アドレス
・レジスタ（１５０）の内容を他のレジスタに転送する
ための制御を行う命令制御手段（１２０）を設けたこと
を特徴とする記号処理向きデータ処理方式。
（２）主記憶にアクセスしたアドレスを自動的に記憶し
ておくメモリ・アドレス・レジスタ（１５０）を持つ中
央処理装置（１００）と、主記憶（２００）とを有する
計算機において、分岐先のアドレスを示す第１オペランドとレジスタを示
す第２オペランドとを持つ所定の非特権命令が入力され
た時に、前記第２オペランドの内容の一部が第１のビッ
ト・パターンであるか、或いは第２のビット・パターン
であるかを調べ、前記第２オペランドの内容の一部が第
１のビット・パターンである場合には、第１のオペラン
ドの示すアドレスに分岐し、前記第２オペランドの内容
が第２のビット・パターンである場合には、前記メモリ
・アドレス・レジスタの内容を第２オペランドに転送す
るための制御を行う命令制御手段（１２０）を設けたこ
とを特徴とする記号処理向きデータ処理方式。
（３）前記第１のビット・パターン及び第２のビット・
パターンを指定する専用レジスタを持つことを特徴とす
る特許請求の範囲第（２）項記載の記号処理向きデータ
処理方式。