JPS60136832A - タグ付きデ−タを扱う論理型デ−タ処理装置 - Google Patents
タグ付きデ−タを扱う論理型デ−タ処理装置Info
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- JPS60136832A JPS60136832A JP58249708A JP24970883A JPS60136832A JP S60136832 A JPS60136832 A JP S60136832A JP 58249708 A JP58249708 A JP 58249708A JP 24970883 A JP24970883 A JP 24970883A JP S60136832 A JPS60136832 A JP S60136832A
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- tag
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はｐｒｏ ｌ ｏｇのような述語論理型言語の実
行に適したデータ処理装置に係わシ、特に実行に際して
データの属性を識別するために該データに付随して付け
られるタグ（Ｔａｇ）部の処理に適した論理型データ処
理装置に関する。
行に適したデータ処理装置に係わシ、特に実行に際して
データの属性を識別するために該データに付随して付け
られるタグ（Ｔａｇ）部の処理に適した論理型データ処
理装置に関する。
ＦＯＲＴＲＡＮに代表される手続きを主体とする言語系
ではプロシ？ヤとデータが分離しているが、ｐｒｏｌｏ
ｇのような論理型言語ではデータの評価によって処理が
行われる。このため、このような論理型言語を効率良く
実行するためには、全てのデータについて該データの属
性（例えば、変数、定数、構造体など）を表わすための
フィールド、即ちタグ（Ｔａｇ ）部を付加することが
行われる。タグ部にデータの属性を集中させることによ
シ、言語処理系はタグ部のみを評価することによって処
理を行うことが可能になシ前述した論理型言語の処理効
率を向上させることができる。
ではプロシ？ヤとデータが分離しているが、ｐｒｏｌｏ
ｇのような論理型言語ではデータの評価によって処理が
行われる。このため、このような論理型言語を効率良く
実行するためには、全てのデータについて該データの属
性（例えば、変数、定数、構造体など）を表わすための
フィールド、即ちタグ（Ｔａｇ ）部を付加することが
行われる。タグ部にデータの属性を集中させることによ
シ、言語処理系はタグ部のみを評価することによって処
理を行うことが可能になシ前述した論理型言語の処理効
率を向上させることができる。
しかし、タグ部をデータを表現する部分に付加するため
、データの語長がデータのみを表現する語長より長くな
るのが一般的であった。最近の電子計算機では基本的な
データの長さを３２ビツトとするものが多い。このデー
タを表現するビット長を維持しつつタグを付加しようと
すると基本語長は３２ビツトよシも長くなるのが常であ
った。
、データの語長がデータのみを表現する語長より長くな
るのが一般的であった。最近の電子計算機では基本的な
データの長さを３２ビツトとするものが多い。このデー
タを表現するビット長を維持しつつタグを付加しようと
すると基本語長は３２ビツトよシも長くなるのが常であ
った。
例えば、新世代コンピュータ技術開発機構（略称ＩＣ０
Ｔ）から発表されたマシンψ１０シックブロクラミング
′８３ コンファレンスレコード７．２（１９８３）”
では３２ビツトのデータ部と８ビツトのタグ部（一部は
ゴミ集め用のピットとして使用）から−語を形成してい
る。したがってψでは、データ部は３２ビツトであるが
一語長は４０ビツトである。このように語長がデータの
ビット長と異なる場合、従来の３２ビツトを基本語長と
するアーキテクチャとの混在が難しくなる。また、ＦＯ
ＲＴＲＡＮやｐａ６ｃａｌなどの言語とノリンケーシモ
困難もしくは不可能となる。したがって、論理型言語専
用のマシンの用途ではデータ長が一語長と異なっても支
障がなかったが、他の言語とリンクして使用する用途に
対して適さない面があった。
Ｔ）から発表されたマシンψ１０シックブロクラミング
′８３ コンファレンスレコード７．２（１９８３）”
では３２ビツトのデータ部と８ビツトのタグ部（一部は
ゴミ集め用のピットとして使用）から−語を形成してい
る。したがってψでは、データ部は３２ビツトであるが
一語長は４０ビツトである。このように語長がデータの
ビット長と異なる場合、従来の３２ビツトを基本語長と
するアーキテクチャとの混在が難しくなる。また、ＦＯ
ＲＴＲＡＮやｐａ６ｃａｌなどの言語とノリンケーシモ
困難もしくは不可能となる。したがって、論理型言語専
用のマシンの用途ではデータ長が一語長と異なっても支
障がなかったが、他の言語とリンクして使用する用途に
対して適さない面があった。
本発明は以上の欠点に鑑み発明されたもので、その目的
とするところは、記憶効率の改善とメモリアクセスの低
減化を図るとともに他言語とのリンケージを容易化する
論理屋データ処理装置を提供することにある。
とするところは、記憶効率の改善とメモリアクセスの低
減化を図るとともに他言語とのリンケージを容易化する
論理屋データ処理装置を提供することにある。
本発明の特徴は、メモリの基本語長を従来の汎用マシン
と同一の３２ビツトとしながら、基本語長内にタグ部を
含めて、基本的なデータに関しては一語でタグとデータ
を表現することを可能とし、３２ビツト以上のデータの
場合にはある語のタグ部によってデータ型式を示し、該
語のデータ部によって真のデータが存在するアドレスを
指示し、該アドレス上の語はタグ部分を含まずデータ部
だけからなることにある。
と同一の３２ビツトとしながら、基本語長内にタグ部を
含めて、基本的なデータに関しては一語でタグとデータ
を表現することを可能とし、３２ビツト以上のデータの
場合にはある語のタグ部によってデータ型式を示し、該
語のデータ部によって真のデータが存在するアドレスを
指示し、該アドレス上の語はタグ部分を含まずデータ部
だけからなることにある。
以下、図面を参照し本発明の詳細な説明する。
ｐｒｏｌｏｇ言語については’Ｗ、Ｆ、 Ｃ１ｏｃｋｓ
ｉｎ 。
ｉｎ 。
Ｃ，Ｓ、Ｍｅｌｌｉｓｈ共著、 Ｐｒｏｇｒａｍｍｉｎ
ｇ ｉｎ Ｐｒｏｌｏｇ。
ｇ ｉｎ Ｐｒｏｌｏｇ。
８ｐｒｉｎｇｅｒ −’５ｌｅｒ ｌａｇ Ｂｅｒ ｌ
ｉｎ Ｈｅｉｄｅｌｌ）ｅｒｇ Ｇｅ −ｒｍａＨｙ
（１９８１）″に詳しく述べられている。
ｉｎ Ｈｅｉｄｅｌｌ）ｅｒｇ Ｇｅ −ｒｍａＨｙ
（１９８１）″に詳しく述べられている。
ｐｒｏ ｌｏｇの実行はＵｎｉｆｉｃａｔｉｏｎと１３
ａｃｋｔｒａｃｋ ｉｎｇを基本メカニズムトスル。
′ 第１図は本発明を実施する際の実行環境を示している。
ａｃｋｔｒａｃｋ ｉｎｇを基本メカニズムトスル。
′ 第１図は本発明を実施する際の実行環境を示している。
ｐｒｏｌｏｇの文（ｃｌａｕｓｅ）は図示しないコンパ
イラによってテーブル形式に変換され、ＣｏｄｅＡｒ
ｅ ａに格納される。５ｔａｃｋ Ａｒｅａ及びＣｏｐ
ｙＡｒ ｅａはｐｒｏｌｏｇの実行時に必要なＷｏｒｋ
Ａｒｅａである。、９ｉａＣｋ Ａｒｅａ内には実行
に必要な各種の５ｔａｃｋが形成される。Ｃ０Ｐｙ Ａ
ｒｅａはｐｒｏｌｏｇ実行時に（’ｏａｅ Ａｒｅａ内
の構造体をコピーする領域として使われる。本発明の一
実施例では構造体の評価用としてＣｏｐｙ方式を採って
いるが、他に■ｄｅＡｒｅａ内の構造体を共有する５ｔ
ｒｕｃｔｕｒｅ Ｓｈａｒｉｎｇ方式があシ、もちろん
本発明は該方式の場合でも適用できる。Ｃ０ｐｙ Ａｔ
ｅａには本発明の実施例では、３２ビツト以上の整数、
浮動小数点数をも格納する。
イラによってテーブル形式に変換され、ＣｏｄｅＡｒ
ｅ ａに格納される。５ｔａｃｋ Ａｒｅａ及びＣｏｐ
ｙＡｒ ｅａはｐｒｏｌｏｇの実行時に必要なＷｏｒｋ
Ａｒｅａである。、９ｉａＣｋ Ａｒｅａ内には実行
に必要な各種の５ｔａｃｋが形成される。Ｃ０Ｐｙ Ａ
ｒｅａはｐｒｏｌｏｇ実行時に（’ｏａｅ Ａｒｅａ内
の構造体をコピーする領域として使われる。本発明の一
実施例では構造体の評価用としてＣｏｐｙ方式を採って
いるが、他に■ｄｅＡｒｅａ内の構造体を共有する５ｔ
ｒｕｃｔｕｒｅ Ｓｈａｒｉｎｇ方式があシ、もちろん
本発明は該方式の場合でも適用できる。Ｃ０ｐｙ Ａｔ
ｅａには本発明の実施例では、３２ビツト以上の整数、
浮動小数点数をも格納する。
第２図は第１図で説明したＣｏｄｅ Ａｔｅａ 、５ｔ
ａｃｋＡｒｅａ 、 Ｃｏｐｙ Ａｒｅａ及びｉ、１ｔ
ｅｒｐｒｅｔｅｒの関係を示している。ｐｒｏ ｌｏｇ
のｃｌａｕｓｅはコンパイラによってテーブル形式に変
換される。プロシジャへラドテーブル（ＰＵＴ）にはプ
ログラム中の全てのｈｅａｄ ｇｏａｌのｆｕＨｃｔｏ
ｒ名が与えられ、各ｃｌａｕｓｅは、ｃｌａｕｅ毎にＣ
１ａｕｓｅ ’Ｉ’ａｌ）ｌｅ （ＣＴ＞に変換される
。ｈｅａｄ ｇｏａ ｌのｆｕＨｃｔＯｒ名が同じｃｌ
ａｕｓｅはまとめられる。構造体を有するｃｌａｕｓｅ
場合にはテーブル形式に変換された構造体表現（ＳＴ）
に対してＣＴからポインタがはられる。
ａｃｋＡｒｅａ 、 Ｃｏｐｙ Ａｒｅａ及びｉ、１ｔ
ｅｒｐｒｅｔｅｒの関係を示している。ｐｒｏ ｌｏｇ
のｃｌａｕｓｅはコンパイラによってテーブル形式に変
換される。プロシジャへラドテーブル（ＰＵＴ）にはプ
ログラム中の全てのｈｅａｄ ｇｏａｌのｆｕＨｃｔｏ
ｒ名が与えられ、各ｃｌａｕｓｅは、ｃｌａｕｅ毎にＣ
１ａｕｓｅ ’Ｉ’ａｌ）ｌｅ （ＣＴ＞に変換される
。ｈｅａｄ ｇｏａ ｌのｆｕＨｃｔＯｒ名が同じｃｌ
ａｕｓｅはまとめられる。構造体を有するｃｌａｕｓｅ
場合にはテーブル形式に変換された構造体表現（ＳＴ）
に対してＣＴからポインタがはられる。
５ｔａｃｋ Ａｒｅａ内には変数を格納するＩ、ｏ（ａ
ｌＳｔａｃｋ （ＬＳ） 、制御情報を格納するＣｏｎ
ｔｒｏｌＢ（ａｃｋ （Ｃ８）及び１３ａｃｋｌｒａ（
ｋ時にｂ ｉｎｄ済の変数をｕｎｂｉｎｄするためにｂ
ｉｎｄ した変数のアドレスを保持する’ｌ’ｒａｉｌ
５ｔａｃｋ （ＴＳ）が含まれる。
ｌＳｔａｃｋ （ＬＳ） 、制御情報を格納するＣｏｎ
ｔｒｏｌＢ（ａｃｋ （Ｃ８）及び１３ａｃｋｌｒａ（
ｋ時にｂ ｉｎｄ済の変数をｕｎｂｉｎｄするためにｂ
ｉｎｄ した変数のアドレスを保持する’ｌ’ｒａｉｌ
５ｔａｃｋ （ＴＳ）が含まれる。
もちろん、５ｔａｃｋの分割方法は他にも有シ、その場
合にも本発明を適用できることはもちろんである。
合にも本発明を適用できることはもちろんである。
ＣｏｐｙＡｒｅａにはＣｏｐｙされた構造体表現（ＳＴ
）、３２ビット以上の整数、浮動小数点数。
）、３２ビット以上の整数、浮動小数点数。
リスト、その他が置かれる。それらはポインタによって
ＬＳに結びつけられる。
ＬＳに結びつけられる。
Ｐｒｏｌｏｇの実行はＩｎ１ｅｒｐｒｅｌｅｒによって
行われる。ｌ１ｊｅｒｐｒｅｉｅｒは与えられたｇｏａ
＋に対してＣｏｄｅ Ａｔｅａ を参照して、マツチン
グするＣＩ−ａｕ３ｅを探し、５ｔａｃｋ Ａｒｅａ及
びＣｏｐｙＡｒｅａを用いてＵｎｉｆｉｃａｔｉｏｎ処
理を行う。前記インターブリータはマイクロ命令で記述
される。もちろんマイクロ命令でなく、機械語もしくは
高級言語で記述されてもよい。
行われる。ｌ１ｊｅｒｐｒｅｉｅｒは与えられたｇｏａ
＋に対してＣｏｄｅ Ａｔｅａ を参照して、マツチン
グするＣＩ−ａｕ３ｅを探し、５ｔａｃｋ Ａｒｅａ及
びＣｏｐｙＡｒｅａを用いてＵｎｉｆｉｃａｔｉｏｎ処
理を行う。前記インターブリータはマイクロ命令で記述
される。もちろんマイクロ命令でなく、機械語もしくは
高級言語で記述されてもよい。
第３図は、Ｔａｇの形式を説明する図である。タグ部は
可変長で、本発明では４ビツトの場合と８ビツトの場合
゛を示しているが、もちろん、それ以外のビット長でも
本発明は適用可能である。データ部分が２４ビツト以下
の場合には、タグ部を８ビツトとすることによってタグ
の種類を増やすことができる。８ビツト長のタグを持つ
データ型式％式％） （ｓｉｎ）などがある。メモリアドレスを直接指すＰｏ
１ｒｒｔｅｒの場合、データ部分は大きくする必要があ
るため、タグ部は４ビツト型式とする。４ピツト長のタ
グを持つデータ型式としては、ｉｎｔｅｇｅｒ （３２
ビツト） （ｉｎｔ） 、 ｉｎｔｅｇｅｒｄｏｕｂｌ
ｅ Ｃ６４ビット：） （ｄｉｎ） 、 ｆｌｏａｔｉ
ｎｇ（ｆｉｔ） 、 ｒｅｆｅｒｅｎｃｅ （ｒｅｆ）
、 ５ｔｒｕｃｔｕｒｅ（ｓｔｒ）などがある。これら
は全て２８ビツト長のポインタを持つ。第３図以外にも
各種のデータ型式があることはもちろんである。
可変長で、本発明では４ビツトの場合と８ビツトの場合
゛を示しているが、もちろん、それ以外のビット長でも
本発明は適用可能である。データ部分が２４ビツト以下
の場合には、タグ部を８ビツトとすることによってタグ
の種類を増やすことができる。８ビツト長のタグを持つ
データ型式％式％） （ｓｉｎ）などがある。メモリアドレスを直接指すＰｏ
１ｒｒｔｅｒの場合、データ部分は大きくする必要があ
るため、タグ部は４ビツト型式とする。４ピツト長のタ
グを持つデータ型式としては、ｉｎｔｅｇｅｒ （３２
ビツト） （ｉｎｔ） 、 ｉｎｔｅｇｅｒｄｏｕｂｌ
ｅ Ｃ６４ビット：） （ｄｉｎ） 、 ｆｌｏａｔｉ
ｎｇ（ｆｉｔ） 、 ｒｅｆｅｒｅｎｃｅ （ｒｅｆ）
、 ５ｔｒｕｃｔｕｒｅ（ｓｔｒ）などがある。これら
は全て２８ビツト長のポインタを持つ。第３図以外にも
各種のデータ型式があることはもちろんである。
第４図は、［，０ｃａｌ ５ｔａｃｋ （ＬＳ ）とＣ
ｏｐｙ Ａｒｅａの関係を示している。Ｕｎｉｆｉｃａ
ｔｉｏｎ実行前にＬＳ上に積まれた変数セルに対して、
Ｕｎｉｆｉｃａｔｉｏｎ処理によって値がｂｉｎｄされ
ると前記変数セルはｂｉｎｄする値に応じて次のように
変更される。
ｏｐｙ Ａｒｅａの関係を示している。Ｕｎｉｆｉｃａ
ｔｉｏｎ実行前にＬＳ上に積まれた変数セルに対して、
Ｕｎｉｆｉｃａｔｉｏｎ処理によって値がｂｉｎｄされ
ると前記変数セルはｂｉｎｄする値に応じて次のように
変更される。
（１） Ａｔｏｍ
タグ部をａｊｍとし、データ部にアトム番号を書き込む
。
。
（２） ５ｈｏｒｔ −ｉｎｔｅｇｅｒタグ部をｓｉｎ
とし、データ部に整数データを書き込む。
とし、データ部に整数データを書き込む。
（３） ｉｎｔｅｇｅｒ ｌ ｉｎｔｅｇｅｒｄｏｕｂ
ｌｅ 、 ｆｌｏａｔｉｎｇタグ部を対応するタグに変
更し、データ部に実際にデータが書き込まれるアドレス
を書き込み、ＣｏｐｙＡｒｅａ上の前記アドレス上に対
応するデータを書き込む。
ｌｅ 、 ｆｌｏａｔｉｎｇタグ部を対応するタグに変
更し、データ部に実際にデータが書き込まれるアドレス
を書き込み、ＣｏｐｙＡｒｅａ上の前記アドレス上に対
応するデータを書き込む。
（４） ５ｔｒｕｃｔｕｒｅ
タグ部を５ｉｒに変更し、ｂｉｎｄしたＢｉｒｕＣｔｕ
ｒｅのアドレスをデータ部に書き込む。
ｒｅのアドレスをデータ部に書き込む。
ｂ ｉｎｄされるデータ型式は他にも有るが本発明の理
解には必要がないので省略する。ｂｉｎｄされる値が５
）ｌｏｆｔ −ｉｎｔｅｇｅｒ 、 ｉｎｔｅｇｅｒ
、 ｉｎｔｅｇｅｒｄｏｕｂｌｅ ｒ ｆｌｏａｔｉｎ
ｇの場合に、値そのものがＣ０ｄｅ Ａｔｅａに予め存
在する場合には、ＬＳ上の変数セルのタグ部はｒｅｆに
変更され、データ部はＣｏｄｅ Ａｒｅａ上の対応する
データがある部分のアドレスが書き込まれる。
解には必要がないので省略する。ｂｉｎｄされる値が５
）ｌｏｆｔ −ｉｎｔｅｇｅｒ 、 ｉｎｔｅｇｅｒ
、 ｉｎｔｅｇｅｒｄｏｕｂｌｅ ｒ ｆｌｏａｔｉｎ
ｇの場合に、値そのものがＣ０ｄｅ Ａｔｅａに予め存
在する場合には、ＬＳ上の変数セルのタグ部はｒｅｆに
変更され、データ部はＣｏｄｅ Ａｒｅａ上の対応する
データがある部分のアドレスが書き込まれる。
上述した処理は前述した工Ｑｉｅｒｐｒｅｉｅｒによっ
て遂行される。
て遂行される。
第５図は前述した■ｆｉｉｅｒｐｒｅｊｅｒが走るデー
タ処理装置のハードウェア構成を示している。該処理装
置はメモリ（ＭＥＭ）１０１．リードデータｖシ、ｘ、
ｐ （ＲＤＲ） １０２ 、メモリアドレスレジスタ（
ＭＡＲ）１０３．ライトデータレジスタ（ＷＤＲ） １
０４ 、タグエンコーダ（ＥＮＣ）１０８、タグマスク
回路（ＭＡＲＫ） １０７．マイクロプログラムコント
ローラ’（ＭＰｃ）１０６゜演算器及びレジスタファイ
ル回路（Ｂ、ＡＬＵ ） １０５ 。
タ処理装置のハードウェア構成を示している。該処理装
置はメモリ（ＭＥＭ）１０１．リードデータｖシ、ｘ、
ｐ （ＲＤＲ） １０２ 、メモリアドレスレジスタ（
ＭＡＲ）１０３．ライトデータレジスタ（ＷＤＲ） １
０４ 、タグエンコーダ（ＥＮＣ）１０８、タグマスク
回路（ＭＡＲＫ） １０７．マイクロプログラムコント
ローラ’（ＭＰｃ）１０６゜演算器及びレジスタファイ
ル回路（Ｂ、ＡＬＵ ） １０５ 。
バス（ＢＵＤ）１０９を主な構成要素として構成される
。ＭＥＭＩｏｌにはＣｏｄｅ Ａｒｅａ 、 ５ｔａｃ
ｋＡｒｅａ 、 Ｃ０Ｉ）ｙＡｒｅａ 、その他の記憶
エリヤが確保され、実行に供される。Ｒ，ＤＲ１０２は
ＭＥＭｌｏｌから読出したデータを格納するレジスタ、
ＷＤＲ１０４はＭＥＭＩＯｌに書き込むデータを保持す
るレジスタ、ＭＡＲ１０３はアドレスを指示するための
レジスタ、ＥＮＣ１０８は４ビツト又は８ビツトのタグ
ピットを圧縮する回路、ＭＡＳＫ１０７はタグ部を取シ
除くための回路、ＲＡＬＵ１０５は演算を実行し結果を
記憶するレジスタファイルを含む回路である。
。ＭＥＭＩｏｌにはＣｏｄｅ Ａｒｅａ 、 ５ｔａｃ
ｋＡｒｅａ 、 Ｃ０Ｉ）ｙＡｒｅａ 、その他の記憶
エリヤが確保され、実行に供される。Ｒ，ＤＲ１０２は
ＭＥＭｌｏｌから読出したデータを格納するレジスタ、
ＷＤＲ１０４はＭＥＭＩＯｌに書き込むデータを保持す
るレジスタ、ＭＡＲ１０３はアドレスを指示するための
レジスタ、ＥＮＣ１０８は４ビツト又は８ビツトのタグ
ピットを圧縮する回路、ＭＡＳＫ１０７はタグ部を取シ
除くための回路、ＲＡＬＵ１０５は演算を実行し結果を
記憶するレジスタファイルを含む回路である。
第６図はＭＰＣ１０６の詳細を示しておシ、マイクロプ
ログラムを記憶しているメモリ（ＷＣＳ ）６０１、Ｗ
Ｃ８６０１から読出されたマイクロ命令を記憶するマイ
クロ命令レジスタ（ＭＩＲ）６０２、次に読み出すべき
マイクロ命令のアドレスを選択するセレクタ（ＳＥＬ）
６０４、タグ判定による多分岐を行うためにアドレスを
合成する回路（ＣＯＮ）６０５、インクリメンタ（ＩＮ
Ｃ）６０３を主な構成要素とする。５ＥＬ６０４の出力
フォーマットは第７図に示すようにＴｙｐｅ１〜’ｒ）
’ｐｅ ３の３種の形式に分類される。Ｔｙｐｅ １は
マイクロ命令による直接指定、Ｔｙｐｅ ２はアドレス
インクリメントによる指定、Ｔｙｐｅ３はマイクロ命令
の分岐アドレスの一部とＥＮＣ１０８の出力５０ｂを合
成する回路（ＣＯＮ）６０５の出力６０ｂをアドレスと
する場合であシ、タグ判定による多分岐を実現する。タ
グを判定して、該タグの内容に応じて対応する処理へマ
イクロプログラムが分岐する様子を第８図に示す。タグ
判定のだめの多分岐は、５ＥＬ６０４の出力６０ｄが第
７図ノＴｙｐｅ３の出力形式を採るようなマイクロ命令
８００を発行することによって行われる。前記マイクロ
命令がＷＣ８６０１から読出されてＭＩＲ６０２にセッ
トされると、５ＥＬ６０４を制御する信号線６０ｃによ
ってタグ判定による多分岐がＩ４１われる。
ログラムを記憶しているメモリ（ＷＣＳ ）６０１、Ｗ
Ｃ８６０１から読出されたマイクロ命令を記憶するマイ
クロ命令レジスタ（ＭＩＲ）６０２、次に読み出すべき
マイクロ命令のアドレスを選択するセレクタ（ＳＥＬ）
６０４、タグ判定による多分岐を行うためにアドレスを
合成する回路（ＣＯＮ）６０５、インクリメンタ（ＩＮ
Ｃ）６０３を主な構成要素とする。５ＥＬ６０４の出力
フォーマットは第７図に示すようにＴｙｐｅ１〜’ｒ）
’ｐｅ ３の３種の形式に分類される。Ｔｙｐｅ １は
マイクロ命令による直接指定、Ｔｙｐｅ ２はアドレス
インクリメントによる指定、Ｔｙｐｅ３はマイクロ命令
の分岐アドレスの一部とＥＮＣ１０８の出力５０ｂを合
成する回路（ＣＯＮ）６０５の出力６０ｂをアドレスと
する場合であシ、タグ判定による多分岐を実現する。タ
グを判定して、該タグの内容に応じて対応する処理へマ
イクロプログラムが分岐する様子を第８図に示す。タグ
判定のだめの多分岐は、５ＥＬ６０４の出力６０ｄが第
７図ノＴｙｐｅ３の出力形式を採るようなマイクロ命令
８００を発行することによって行われる。前記マイクロ
命令がＷＣ８６０１から読出されてＭＩＲ６０２にセッ
トされると、５ＥＬ６０４を制御する信号線６０ｃによ
ってタグ判定による多分岐がＩ４１われる。
マイクロ命令８００が実行されると該命令の実行時のタ
グの内容に応じて対応するマイクロプログラム８０１〜
８１６に分岐する。ＥＮＣ１０８の出力５０ｂのビット
巾４に対して、前記多分岐では２’＝１６のマイクロプ
ログラムに分岐するが、必要に応じて分岐先のマイクロ
プログラムを統合して扱うことはもちろん可能である。
グの内容に応じて対応するマイクロプログラム８０１〜
８１６に分岐する。ＥＮＣ１０８の出力５０ｂのビット
巾４に対して、前記多分岐では２’＝１６のマイクロプ
ログラムに分岐するが、必要に応じて分岐先のマイクロ
プログラムを統合して扱うことはもちろん可能である。
前述したタグ判定による多分岐後の処理として１６ビツ
ト整数の取込みと３２ビツト整数の取込みの処理フロー
を第９図、第１０図によって説明する。第９図は１６ピ
ツト整数の処理フローを示している。処理９１０でＲＤ
Ｒ１０２の上位８ビツトにあるタグ部を除去後、処理９
２０で１１．ＡＬＵ１０５に取込む。処理９１０はＭＩ
Ｒにセットした出力５０ｃを介してマイクロ命令によっ
てＭＡ８に１０７に対してＲＤＲ１０２の出力の上位８
ビツトを０”とすることを指示することによってＭＡＲ
Ｋ１０７の出力５０ｄに対して、タグ部を除去したデー
タが得られるため、処理９１ｏ。
ト整数の取込みと３２ビツト整数の取込みの処理フロー
を第９図、第１０図によって説明する。第９図は１６ピ
ツト整数の処理フローを示している。処理９１０でＲＤ
Ｒ１０２の上位８ビツトにあるタグ部を除去後、処理９
２０で１１．ＡＬＵ１０５に取込む。処理９１０はＭＩ
Ｒにセットした出力５０ｃを介してマイクロ命令によっ
てＭＡ８に１０７に対してＲＤＲ１０２の出力の上位８
ビツトを０”とすることを指示することによってＭＡＲ
Ｋ１０７の出力５０ｄに対して、タグ部を除去したデー
タが得られるため、処理９１ｏ。
９２０は１マイクロ命令で実行される。第１０図は３２
ビツト整数の処理フローを示している。゛処理９３０で
Ｒ，ＤＲ１０２の上位４ビット部分のタグ部を除去後処
理９４０でＭＡＲ１０３に実際に３２ビツト整数がある
アドレスを設定し、処理９５０でメモリアクセスして前
記３２ビツト整数を几り几１０２に読込み後、処理９６
０で前記３２ビツト整数をＲＡＬＵ１０５に転送する。
ビツト整数の処理フローを示している。゛処理９３０で
Ｒ，ＤＲ１０２の上位４ビット部分のタグ部を除去後処
理９４０でＭＡＲ１０３に実際に３２ビツト整数がある
アドレスを設定し、処理９５０でメモリアクセスして前
記３２ビツト整数を几り几１０２に読込み後、処理９６
０で前記３２ビツト整数をＲＡＬＵ１０５に転送する。
処理９３０では、処理９１０と同様に信号線５０ｃによ
ってタグの除去がＭＡＳＫＩｏ ７に指示されて、ＭＡ
８に１０７は几り几１０２の上位４ビツトを０″として
出力する。処理９６０では几ＤＲ１０２にはタグ部は含
まれないので信号５０ｃはＲＤＲ１０２の出力をＭＡＳ
ＫＩ ０７がそのまま出力するように指示する。
ってタグの除去がＭＡＳＫＩｏ ７に指示されて、ＭＡ
８に１０７は几り几１０２の上位４ビツトを０″として
出力する。処理９６０では几ＤＲ１０２にはタグ部は含
まれないので信号５０ｃはＲＤＲ１０２の出力をＭＡＳ
ＫＩ ０７がそのまま出力するように指示する。
第１１図はＭＡ８Ｋ １０７の出力５０ｄの形式を示し
たもので、Ｔｙｐｅ Ｉはタグを含まないデータを取出
す形式、Ｔｙｐｅ ■は４ビツトのタグを取り除いてデ
ータを取出す形式、Ｔｙｐｅ ｌ［は８ビツトのタグを
取シ除いてデータを取出す形式を示している。ＴＹｐｅ
１〜■の選択は、マイクロ命令の出力信号５０ｃによ
って行われる。
たもので、Ｔｙｐｅ Ｉはタグを含まないデータを取出
す形式、Ｔｙｐｅ ■は４ビツトのタグを取り除いてデ
ータを取出す形式、Ｔｙｐｅ ｌ［は８ビツトのタグを
取シ除いてデータを取出す形式を示している。ＴＹｐｅ
１〜■の選択は、マイクロ命令の出力信号５０ｃによ
って行われる。
第１２図はＥＮＣ１０８の入力５０ａと出力５０ｂの関
係を示している。入力はタグ部分が格納されているＲＤ
Ｒ，１０２の上位８ビツトとし、４ビツトに圧縮して出
力する。第１２図では９桶のパターンを示しているが、
もちろん全てではない。尚、表現”ＲＤＲ（Ｘ＝ｙ）”
に於いてＸ。
係を示している。入力はタグ部分が格納されているＲＤ
Ｒ，１０２の上位８ビツトとし、４ビツトに圧縮して出
力する。第１２図では９桶のパターンを示しているが、
もちろん全てではない。尚、表現”ＲＤＲ（Ｘ＝ｙ）”
に於いてＸ。
ｙは各々ビット位置を示し、上記の表現はＲＤＲのＸピ
ットからｙビットまでの値を示している。
ットからｙビットまでの値を示している。
本発明によれば、従来の汎用マシンと基本語長を同一と
しながら基本的なデータ型式についてはタグ部とデータ
部を一部で表現することが可能となるため、汎用マシン
でサポートされている手続き型言語との接続が容易とな
シ、メモリの利用効率も向上させることが可能となシ、
基本的なデータ型式の場合、１回のメモリアクセスで済
むため処理速度を向上させることが可能となる。
しながら基本的なデータ型式についてはタグ部とデータ
部を一部で表現することが可能となるため、汎用マシン
でサポートされている手続き型言語との接続が容易とな
シ、メモリの利用効率も向上させることが可能となシ、
基本的なデータ型式の場合、１回のメモリアクセスで済
むため処理速度を向上させることが可能となる。
第１図、第２図はＰｒｏ ｌ ｏｇの実行環境を表す概
念図、第３図はタグのフォーマット図、第４図はスタッ
クとコピー領域を表す概念図、第５図は本発明を実施す
るハードウェアの一実施例ブロック図、第６図は第５図
を補足説明する図、第７図。 第８図は第６図の補足説明図、第９図、第１０図は動作
説明を行うフローチャート、第１１図、第１２図は第５
図の補足説明図である。 １０１・・・メモリ、１０２，１０３，１０４，６０２
・・・レジスタ、６０４・・・セレクタ、１０８・・・
エンコーダ、１０７・・・タグ部除去回路、６０１・・
・マイクロプログラムメモリ、１０６・・・マイクロプ
ログラムコントローラ。 革 ｌ 図 第２図 第 ３ 図 第 ４− 図 ＬＳ 第５図 第６（支） 第７図 第３図 第９図 第１０図 第１１図 第１２図 ＸＬｔｄｏｎ’す ｃｏｒｅ 第１頁の続き ＠発明者中西 未明 ＠発明者広瀬 健二 日立重大みか町５丁目２番１号 株式会社日立製作所大
みか工場内 日立市幸町３丁目２番１号 日立エンジニアリング株式
会社内
念図、第３図はタグのフォーマット図、第４図はスタッ
クとコピー領域を表す概念図、第５図は本発明を実施す
るハードウェアの一実施例ブロック図、第６図は第５図
を補足説明する図、第７図。 第８図は第６図の補足説明図、第９図、第１０図は動作
説明を行うフローチャート、第１１図、第１２図は第５
図の補足説明図である。 １０１・・・メモリ、１０２，１０３，１０４，６０２
・・・レジスタ、６０４・・・セレクタ、１０８・・・
エンコーダ、１０７・・・タグ部除去回路、６０１・・
・マイクロプログラムメモリ、１０６・・・マイクロプ
ログラムコントローラ。 革 ｌ 図 第２図 第 ３ 図 第 ４− 図 ＬＳ 第５図 第６（支） 第７図 第３図 第９図 第１０図 第１１図 第１２図 ＸＬｔｄｏｎ’す ｃｏｒｅ 第１頁の続き ＠発明者中西 未明 ＠発明者広瀬 健二 日立重大みか町５丁目２番１号 株式会社日立製作所大
みか工場内 日立市幸町３丁目２番１号 日立エンジニアリング株式
会社内
Claims (1)
- １、データの属性を表わすタグ部を評価しデータ処理を
行う論理型データ処理装置において、基本語長がｎビッ
トで、−語が、ｋピットのタグ部と（ｎ−ｋ）ビットの
データ部からなる第１のデータ型式と、ｎビット全てが
データ部となる第２のデータ型式を設け、該処理装置は
、タグ部を判定してデータ型式を判定する手段と、判定
の結果、タグ部が第４のデータ型式を示した場合、胎内
に含まれるタグ部を除去して残シをデータ生して扱う手
段と、タグ部が第２のデータ型式を示した場合、胎内の
データ部が真のデータの存在するアドレスを指示し、当
該アドレス上の語はタグ部を含まないデータとして扱う
手段を有し、基本語長が同一で、タグ部を含む第１のデ
ータ型式とタグ部を含まない第２のデータ型式の処理を
行うようにしたことを特徴とするタグ付きデータを扱う
論理型データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249708A JPS60136832A (ja) | 1983-12-26 | 1983-12-26 | タグ付きデ−タを扱う論理型デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249708A JPS60136832A (ja) | 1983-12-26 | 1983-12-26 | タグ付きデ−タを扱う論理型デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60136832A true JPS60136832A (ja) | 1985-07-20 |
Family
ID=17197016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58249708A Pending JPS60136832A (ja) | 1983-12-26 | 1983-12-26 | タグ付きデ−タを扱う論理型デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136832A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6275736A (ja) * | 1985-09-30 | 1987-04-07 | Hitachi Ltd | プロローグ処理方法 |
| JPS62204340A (ja) * | 1986-03-05 | 1987-09-09 | Agency Of Ind Science & Technol | デ−タ処理装置 |
| JPS62204339A (ja) * | 1986-03-05 | 1987-09-09 | Agency Of Ind Science & Technol | デ−タ処理装置 |
| JPS62204341A (ja) * | 1986-03-05 | 1987-09-09 | Agency Of Ind Science & Technol | デ−タ処理装置 |
| JPS62237528A (ja) * | 1986-04-09 | 1987-10-17 | Hitachi Ltd | タグ付きデ−タ処理装置 |
| JPS62278640A (ja) * | 1986-05-27 | 1987-12-03 | Fujitsu Ltd | デ−タ検索方式 |
| JPS6488628A (en) * | 1987-09-29 | 1989-04-03 | Nec Corp | Exception processor |
| EP0365186A2 (en) * | 1988-10-19 | 1990-04-25 | Hewlett-Packard Company | Apparatus for enhanced tagged data processing in a generalized computer execution unit |
| EP0552816A2 (en) * | 1985-07-04 | 1993-07-28 | Hitachi, Ltd. | Processor to process tagged and untagged data |
-
1983
- 1983-12-26 JP JP58249708A patent/JPS60136832A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0552816A2 (en) * | 1985-07-04 | 1993-07-28 | Hitachi, Ltd. | Processor to process tagged and untagged data |
| JPS6275736A (ja) * | 1985-09-30 | 1987-04-07 | Hitachi Ltd | プロローグ処理方法 |
| JPS62204340A (ja) * | 1986-03-05 | 1987-09-09 | Agency Of Ind Science & Technol | デ−タ処理装置 |
| JPS62204339A (ja) * | 1986-03-05 | 1987-09-09 | Agency Of Ind Science & Technol | デ−タ処理装置 |
| JPS62204341A (ja) * | 1986-03-05 | 1987-09-09 | Agency Of Ind Science & Technol | デ−タ処理装置 |
| JPS62237528A (ja) * | 1986-04-09 | 1987-10-17 | Hitachi Ltd | タグ付きデ−タ処理装置 |
| JPH0658634B2 (ja) * | 1986-04-09 | 1994-08-03 | 株式会社日立製作所 | タグ付きデ−タ処理装置 |
| JPS62278640A (ja) * | 1986-05-27 | 1987-12-03 | Fujitsu Ltd | デ−タ検索方式 |
| JPS6488628A (en) * | 1987-09-29 | 1989-04-03 | Nec Corp | Exception processor |
| EP0365186A2 (en) * | 1988-10-19 | 1990-04-25 | Hewlett-Packard Company | Apparatus for enhanced tagged data processing in a generalized computer execution unit |
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