JPS61283937A - 命令トレ−ス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ソフトウェアのデバッグを行うための命令シ
ーケンスのトレース方式に関するものである。

〔従来の技術〕

従来からソフトウェアのデバッグを行うための一方法と
して命令トレースと呼ばれる方式が採用されることがあ
る。これは、一連の命令シーケンスを実行中に分岐命令
などにより分岐が成立した場合に、その分岐命令自身の
アドレスすなわち命令カウンタの値をスタックに格納す
る方式であり。

この方式をとれば任意の時点でそのスタックの内容を読
み出すことにより、以前の命令シーケンスすなわちプロ
グラムの道すじを知ることが出来る。

そしてこの道すじは、スタックの容量が増加すればそれ
だけ過去までさかのぼって知ることが出来る。

このように命令トレースを行うことによシッフトウエア
のデバッグを効率良く行うことが出来る。

しかし、従来の命令トレース方式では、スタックへは命
令カウンタの値だけを格納していたため。

以下に述べるセグメンテーション方式のように命令カウ
ンタの値と実行する命令のアドレスが一対一に対応しな
い場合には、デバッグ効率が低下する場合がある。

一般にセグメンテーション方式のアドレッシングを行っ
ているデータ処理装置においては、プログラム（命令）
やデータはセグメントと呼ばれる任意の大きさの情報の
集まりに区切られて管理される。１つ１つのセグメント
は、それに対応したセグメント記述子と呼ばれる情報に
よって規定される。

第５図にセグメント記述子の一例を示す。セグメント記
述子は２ワード（７２ビツト）から成っている。第５図
のセグメント記述子において。

ＢＯｌＪＮＤはセグメントの大きさ、Ｆはセグメントに
対するアクセス権等、Ｗはそのセグメントの属する仮想
空間番号、Ｔはセグメントのタイプ、　ＢＡＳＥはセグ
メントの先頭アドレスをそれぞれ規定している。第６図
はセグメント記述子と命令カウンタにより実行すべき命
令のアドレスを求めるための方法を示したものである。

実行すべき命令が含まれるセグメント（以後、これを命
令セグメントと呼ぶ）の先頭アドレスはその命令セグメ
ントに対応して存在するセグメント記述子のＢＡＳＥフ
ィールド（以後、このフィールドの値のことをセグメン
トペースと呼ぶ）によって指定され、さらに実行すべき
命令のセグメント内相対アドレスはデータ処理装置内に
唯一つ存在する命令カウンタの値により指定される。す
なわち命令のアドレスはセグメントペースに命令カウン
タの値を加算して得られる。従って第６図に示されるよ
うにＡ、Ｂの２つの命令セグメントのセグメントペース
がそれぞれ１０００番地および２０００番地であったと
すると、命令カウンタの値が同じ７００番地でも命令セ
グメントＡでは１７００番地、命令セグメントＢでは２
７００番地がそれぞれの命令のアドレスとなる。

第７図は、プログラムがＡ、Ｂ、Ｃの３つの命令セグメ
ントを経由するような例を表わしたものである。第７図
においてａ＋ｔｌ＋ｅ＋ｄは分岐命令のセグメント内ア
ドレスすなわち命令カウンタの値を示す。また第８図は
第７図のプログラムシーケンスが終了した時点における
スタックの内容を示したものである。

〔発明が解決しよ−うとする問題点〕

第７図および第８図からもわかるように、従来のトレー
ス方式ではスタックの内容だけではどのセグメントから
分岐したかあるいはセグメント間の分岐があったかどう
かすられからず、ソフトウ　。

エアのデバッグの効率が悪いという欠点があった。

〔問題点を解決するための手段〕

本発明の目的は１分岐が成立した場合に、従来の命令カ
ウンタの値と同時にセグメントを識別するための情報を
保持するレジスタの内容を前記スタックへ書き込むよう
にすることによシ、上記欠点を除去し、ソフトウェアデ
バッグの効率を大幅に向上させた命令トレース方式を提
供することにある。

本発明の命令トレース方式は、現在実行中の命令のセグ
メント内アドレスを保持する命令カラン　、りと、その
命令が含まれるセグメントを識別するための情報を保持
するセグメント識別レジスタまたはセグメントを規定す
るためのセグメント記述子を保持するセグメント記述子
レジスタとを含んで構成されるデータ処理装置において
、複数のエントリを有するスタックを設け、命令の分岐
が成立する毎に前記命令カウンタの内容および前記セグ
メント識別レジスタの内容または前記セグメント記述子
レジスタの内容の全部または一部を同時に前記スタック
に書き込むことを特徴としている。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明による命令トレース方式を具体化して実
施したデータ処理装置のブロック図を示したものである
。第１図において、主記憶装置１に格納されているプロ
グラムやデータハメモリアクセスユニット２を経由して
データ処理装置内に読み出され、またデータ処理装置内
での演算結果はメモリアクセスユニット２を経由して主
記憶装置１に書き込まれる。先行制御ユニット３け主記
憶装置１から読み出した命令を解読し、必要があればメ
モリアクセスユニット２経由でオ波ランドを読み出し、
演算実行ユニット４へ送る。また読み出した命令が分岐
命令であった場合には１分岐先の命令を読み出すための
制御も行なう。

第２図は先行制御ユニット３の中で２分岐先命令のアド
レスを計算するための回路について図示したものである
。第２図の命令レジスタ２０１に分岐命令がセットされ
ると、セットされた命令語のアドレスフィールドの値に
対してインデックスレジスタ２０２の内容が加算される
。（この加算はアドレスアダー２０４により行われる。

）アドレスアダー２０４の出力は１分岐先の命令のセグ
メント内アドレスを示しており、この分岐が成立した場
合にはこの値が第１図の命令カウンタ６に送られる。セ
グメント記述子レジスタ２０３には８個のセグメント記
述子が格納されており、命令レジスタ２０１にセットさ
れた命令語の指定によりそのうちの１つが読み出される
。読み出されたセグメント記述子は分岐先の命令が存在
するセグメントを規定するものである。アドレスアダー
２０６ではアドレスアダー２０４の出力とセグメント記
述子レジスタ２０３のセグメントペースの出力が加算さ
れ、その結果すなわち分岐先命令の仮想アドレスは仮想
アドレスレジスタ２０７にセットされる。仮想アドレス
レジスタ２０７の内容はメモリアクセスユニット２へ転
送され、そこで実アドレスに変換された後主記憶装置１
から分岐先命令を読み出すためのアドレスとして使用さ
れる。一方、セグメント記述子レジスタ２０３のＢＯＵ
ＮＤフィールドの出力とアドレスアダー２０４の出力は
境界チェック回路２０５によってチェックされ、アドレ
スアダー２０４の出力すなわちセグメント内アドレスが
ＢＯｔＪＮＤフィールドの値より大きい場合は例外処理
が行われる。

第１図において演算実行ユニット４は先行制御ユニット
３によって先取りされた命令を実行する能 ユニットで、その中にはプログラム可声なレジスタ、固
定小数点演算回路、浮動小数点演算回路。

１０進演算回路等が含まれている。分岐制御回路５は、
先行制御ユニット３から送られてくる分岐命令信号と演
算実行ユニット４から送られてくるコンディションコー
ド信号を判断して分岐の成立または不成立を判定する回
路である。命令カウンタ６は現在実行中の命令のセグメ
ント内アドレスを保持するレジスタである。命令カウン
タ６の内容は分岐成立時以外は各命令が終了する毎に加
算回路１１により１ずつ加算される。また分岐が成立し
た命令では切替回路１４により先行制御ユニット３から
送られてくる分岐先命令のアドレスが選択されて命令カ
ウンタ６に格納される。セグメント識別レジスタ７は現
在実行中の命令セグメントを識別するための識別番号を
保持している。この識別番号はセグメント記述子に対応
してソフトウェアによシ付与される。またセグメント識
別レジスタ７の内容は、実行中の命令セグメントが切シ
かわる毎に、それに対応して変更される。命令トレース
スタック８は１６ワードのレジスタファイルにより構成
されておシ、その書き込みおよび読み出しアドレスはス
タックアドレスレジスタ９により指定される。スタック
アドレスレジスタ９の内容は２分岐が成立する毎に加算
回路１２によ＃）１ずつ加算され、その内容が「１５」
になると再び「０」に戻って加算が続けられる。また命
令トレーススタック８には、スタックアドレスレジスタ
９が加算されるのと同じタイミングに命令カウンタ６と
セグメント識別レジスタ７の内容が書き込まれる。この
様子を第３図のタイミングチャートで示す。一方、命令
トレーススタック８の内容を読み出す場合にはスタック
アドレスレジスタ９の内容を減算回路１３を使用して１
ずつ減算し。

読み出せば良い。読み出された内容は切替回路１６を経
由して演算結果レジスタ１０へ転送すれ。

さらにメモリアクセスユニット２を経て主記憶装置１に
格納される。なお、この命令トレーススタック８の読み
出し指示はソフトウェア命令によって行われるため、ソ
フトウェアは任意の時点でこの命令を実行することによ
り命令トレーススタック８の内容を主記憶装置１に読み
出すことが出来。

さらにその内容をプリンタ等に出力することが出来る。

以上説明したように本実施例のように構成することによ
シ、たとえば第７図のようにセグメント間の分岐があっ
ても命令トレーススタック８には第４図に示すようにど
のセグメントから分岐したかが記憶されるのでソフトウ
ェアのデバッグの効率を飛躍的に向上することが出来る
。

なお１本実施例では命令トレーススタック８にハ命令カ
ウンタ６の内容と共にセグメント識別レジスタ７の内容
を格納したが、セグメント識別レジスタ７のかわりにセ
グメント記述子レジスタ２０３の内容を格納することに
よっても同様な効果が得られることは明白である。

〔発明の効果〕

本発明には以上説明したように１分岐が成立する毎に命
令カウンタの内容とともにセグメント識別レジスタまた
はセグメント記述子レジスタの内容を命令トレーススタ
ックに書き込み、任意の時点でその内容を読み出すこと
により、ソフトウェアデバッグの効率を大幅に向−りで
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。 第２図は第１図における先行制御ユニット３の中の分岐
先命令のアドレスを計算するための回路を示すブロック
図、第３図は命令トレーススタック８への書き込み制御
を表わしたタイミングチャート、第４図は本発明の場合
のトレースされる内容を示す図、第５図はセグメント記
述子の形式を示す図、第６図は命令のアドレス計算を行
うための方法を概略的に示した図、第７図は、プログラ
ムがセグメント間にわたって分岐する場合を示す図。 第８図は第７図の場合に従来技術の場合においてトレー
スされる内容を示す図である。 １・・・主記憶装置、２・・・メモリアクセスユニット
。 ３・・・先行制御ユニット、４・・・演算実行ユニット
。 ５・・・分岐制御回路、６・・・命令カウンタ、７・・
・セグメント識別レジスタ、８・・・命令トレーススタ
ック。 ９・・・スタックアドレスレジスタ、１０・・・演算結
果レジスタ、１１．１２・・・加算回路、１３・・・減
算回路、１４，１５．１６・・・切替回路、２０１・・
・命令レジスタ、２０２・・・インデックスレジスタ。 ２０３・・・セグメント記述子レジスタ、２０４゜２０
６・・・アドレスアダー、２０５・・・境界チェック回
路、２０７・・・仮想アドレスレジスタ。 ■、■・−・セク゛ンント聞イト田え ■　　　・−−−セ′り゛メント内づす政第４図 第５図 第６図 第７図 第８図

Claims (1)

1. 【特許請求の範囲】 １、現在実行中の命令のセグメント内アドレスを保持す
   る命令カウンタと、その命令が含まれるセグメントを識
   別するための情報を保持するセグメント識別レジスタと
   を含んで構成されるデータ処理装置において、複数のエ
   ントリを有するスタックを設け、命令の分岐が成立する
   毎に前記命令カウンタの内容および前記セグメント識別
   レジスタの内容を同時に前記スタックに書き込むことを
   特徴とする命令トレース方式。 ２、現在実行中の命令のセグメント内アドレスを保持す
   る命令カウンタと、その命令が含まれるセグメントを規
   定するためのセグメント記述子を保持するセグメント記
   述子レジスタとを含んで構成されるデータ処理装置にお
   いて、複数のエントリを有するスタックを設け、命令の
   分岐が成立する毎に前記命令カウンタの内容および前記
   セグメント記述子レジスタの内容の全部または一部を同
   時に前記スタックに書き込むことを特徴とする命令トレ
   ース方式。