JPH09505428A

JPH09505428A - ページアドレスモードを有するマイクロコントローラ

Info

Publication number: JPH09505428A
Application number: JP8510023A
Authority: JP
Inventors: ネイルバーンズ; オリミズラヒ−シャロム
Original assignee: フィリップスエレクトロニクスネムローゼフェンノートシャップ
Priority date: 1994-09-16
Filing date: 1995-08-21
Publication date: 1997-05-27
Also published as: EP0729612A1; KR960706130A; WO1996008766A1; US6012128A

Abstract

(57)【要約】メモリアドレス空間を多重ページアドレス空間の１ページに制限して、性能の改善を図るページゼロモードを有するマイクロコントローラ。アドレスマッピングロジック及びメモリセグメント選択ロジックはアドレスを或る可能な２４ビットアドレスの最下位１６ビットに限定する。除外される高次のアドレスクロックサイクルを有する異なる又は代替マイクロコードプログラム制御の命令シーケンスはページゼロモードで用いられる。

Description

【発明の詳細な説明】ページアドレスモードを有するマイクロコントローラ発明の背景発明の分野本発明は各々が６４キロバイトの２５６ページに分けられる１６メガバイトを含むデータ及び命令メモリに対するアドレスレンジを有し、且つプログラムコード及びデータのアドレスを命令及びデータメモリの第１ページに限定するページゼロモードを有しているマイクロコントローラに関するものであり、特に全ての命令及びデータのアドレスを或る可能な２４ビットアドレスの最下位１６ビットに限定して、性能を改善し、且つ使用スタック空間を減らすシステムに関するものである。関連する従来技術の説明命令及びデータメモリの容量を１６メガバイトのような大容量とすることができ、しかも２４ビットの如き大きなアドレスを使用するマイクロプログラム制御のマイクロコントローラでは、プログラムをメモリの小さめのセグメント、例えば６４キロバイト（Ｋｂ）に限定する場合に、命令アドレス及びデータアドレスのビット１６〜２３は変わらず、フェッチ（読取り）又はプレース（書込み）操作中にこれらのビットを更新する命令クロックサイクルが浪費されることになり、このような状況では命令が有効に実行されることにならない。マイクロコントローラを６４Ｋｂの如き限定量の命令及びデータメモリだけで構成する場合には、クロックサイクルの同様な浪費が生じ得る。この命令クロックサイクルの浪費は特に、ジャンプ、呼出し及び復帰並びに他のプログラムフロー変更形式の命令を実行する場合に明らかとなる。斯かる浪費は、割込みや例外及びこれらの操作からの復帰を実行する場合に、これらの操作がプログラムカウンタの内容をスタックへと及びスタックから転送するから一層明らかとなる。そこで、必要なことはシステムが斯様な状況にてフェッチ及びプレース、即ち書込み操作中アドレスの最上位ビットを更新しないで、無視するようにすることである。発明の概要本発明の目的は、コンピュータメモリのアクセス操作がメモリの１つのページに限定されるページモードを有するマイクロコントローラを提供することにある。本発明の他の目的は、高次アドレスビットを更新する命令クロックサイクルが実行されないようにするモードを提供することにある。本発明の目的はアドレスがビットサイズに限定されるモードを提供することにもある。本発明のさらに他の目的はスタックの利用率を低減させることにある。上記諸目的はメモリのアクセス能率を改善するために、メモリのアドレス空間を全アドレス空間よりも小さく制限し得るページゼロモードを有するマイクロコントローラによって達成することができる。各データ又は命令メモリをアクセスするアドレスは、各々６４キロバイトから成る例えば２５６ページ、即ち総計１６メガバイトのうちの第１、即ちゼロページだけをアドレス指定すべくマイクロコントローラを条件付けることが可能なアドレスの最下位ビットに制限する。アドレスマッピング兼リミットロジックはアドレスを或る可能な２４ビットアドレスの最下位１６ビットに限定する。ページゼロモードに対する種々の、又は代替マイクロコードプログラム制御命令シーケンスは全アドレス空間を普通にアドレスする命令に対する命令クロックサイクルの数を少なくする。以下図面を参照して本発明を説明するに、同様な部分には同じような番号を付して示してある。図面の簡単な説明図１は本発明によるマイクロコントローラを示し；図２及び図３はメモリ編成を示し；図４はページゼロのアドレス回路を示し；図５はマイクロコードプログラムのアドレス指定を示し；図６は呼出し割込み（ＣＡＬＬＩ）命令のステップを示す。好適実施例の説明本発明は、好ましくは１６メガバイト（Ｍｂ）のアドレス空間を含むと共に６４キロバイト（Ｋｂ）の第１、即ちゼロ番ページのみをアドレスするページゼロモードを含む１６ビットのマイクロコントローラシステムに関するものである。マイクロコントローラを６４Ｋｂ又はそれ以下の別個の命令及びデータメモリ（これらのメモリの幾つか、又は全てはオン−チップとし得る）で構成するか、又は実行するプログラムを各々６４Ｋｂ又はそれ以下の命令及びデータとする場合、２４ビットアドレスの上位８ビットを発生すための操作は、マイクロコントローラをページゼロモードとすることにより除外することができ、これによりアクセス効率を改善し、しかも割込みサービスルーチンを得るのに必要とされる時間である割込み待ち時間を短くすることができる。マイクロコントローラの諸相は一般的なものであるため、これらについては簡単に説明するだけとした。本発明によるマイクロコントローラシステムの構成を図１に示してある。このシステムは、１６ビットの算術演算を行なうと共に好ましくは８Ｋｂ〜６４Ｋｂで構成される内部命令及びデータの記憶を含むシングルチップのマイクロコントローラ１２を具えている。このマイクロコントローラ１２は外部装置１４及び１６を支援し、且つ２４ビットの外部アドレス能力によって１６メガバイトの外部命令記憶１８及び１６メガバイトの外部データ記憶２０を支援する。マイクロコントローラ１２は、双方向の外部アドレス兼データバス２４により外部メモリ１８及び２０と通信すると共に実行ユニット７０及びフェッチユニット７８からの要求に応答する全ての外部通信を処理するバスインタフェースユニット２２を具えている。マイクロコントローラ１２は特殊機能レジスタ（ＳＦＲ）４０としてアドレス可能なＩ／Ｏポート２４〜２６を経て外部装置１４及び１６と通信する。ポート２４〜２６並びに他の特殊機能レジスタはバスインタフェースユニット２２を経て内部周辺バス４２によってアドレスすることができる。データメモリ２０も、図面の簡略化のために図示してはないが、Ｉ／Ｏポート２４〜２６を経てオフ−チップメモリマップＩ／Ｏとしてアクセスすることができる。オン−チップ特殊機能レジスタ４０（このうちの幾つかのものはビットアドレス可能である）は、外部装置並びにＡＬＵ７２と通信する割込み制御ユニット８４と、実行ユニット７０と、フラグ及び汎用制御用のデコードユニット７４とに結合されるプログラム状態ワード（ＰＳＷ）レジスタ４４も具えている。特殊機能レジスタ４０は、割込みレジスタ４６、タイマレジスタ５０及びページゼロモードを示す特殊なビットを含むシステム構成ビットを包含するシステム構成レジスタ（ＳＣＲ）５４も具えている。プログラム状態ワードレジスタ４４は汎用レジスタ操作用の周辺バス４２を通じてアドレスすることができ、また他の関連する実行操作用の、明確には図示してない内部バス８６への接続線によりアドレスすることもできる。バスインタフェースユニット２２は周辺の特殊機能レジスタ４０とマイクロコントローラのコア６０とを隔離する。コア６０はＡＬＵ７２及び他のユニットによる命令の実行を制御するマイクロコードプログラマブル実行ユニット７０を具えている。デコードユニット７４によって復号化される命令は、命令メモリ空間の一部である内部ＥＰＲＯＭ７６からか、又は外部命令メモリ１８からフェッチユニット７８によってフェッチされる。データメモリ空間の一部である静的ＲＡＭ８０並びにレジスタファイル８２の汎用レジスタも命令及びデータの記憶用に利用することができる。プログラム状態ワードレジスタ４４は、手続き呼出し（例外及び割込みを含む）中にスタックにプッシュされると共にそれからホップされ、且つ復帰する１６ビットのプログラム状態ワードを含む。ＰＳＷレジスタ４４はビットアドレス可能な特殊機能レジスタ空間４０におけるワードレジスタである。このレジスタＰＳＷの高位バイトは、システム／スーパーバイザのレベルフラグを包含している保護される半部である。第２バイトは全てのユーザレベルフラグを包含し、下記に説明するように機能する。システム構成レジスタ（ＳＣＲ）５４はシステム構成フラグを包含するバイトレジスタである。このレジスタ５４は一旦リセットした後にはプログラムされるようにして、その後はそのままにしておくフラグを包含する。従って、これらのフラグは割込み又は他の処理手順中セーブする必要がない。これらのフラグの１つであるＰＺ、即ちページゼロフラグは好適実施例にとって重要なものである。レジスタ５４がセットされると、ＰＺフラグは、後に詳述するマイクロコード制御兼ターゲットアドレス検出ロジックの選択により、小規模構成のメモリアプリケーション用の１６ビットのデータ及びプログラムメモリアドレスだけを発生させ、他のフラグは場合により高位アドレスバイトを出力するポート用に用いる。このモードがアクティブ状態にあるとき、割込みはスタックに１６ビットの復帰アドレスだけをセーブする。マイクロコントローラ１２のメモリ編成は図２及び図３に示すようにするのが好適であり、ここに図２はページへの編成を示し、図３は単一ページの編成をもっと詳しく図示したものである。前述したように、マイクロコントローラ１２は命令メモリ及びデータメモリ用の別個のアドレス空間を有している。プログラム及びデータメモリを理論的に分けることによってデータメモリのアクセスを速くすることができる。なお、“データメモリ”とは、オン−チップのＲＡＭ８０、オフ−チップのＲＡＭ１８又はオフ−チップのメモリマップＩ／Ｏのことを云う。図２で、データメモリ空間１１８は、間接アドレス指定モードによりアクセスされる６４Ｋｂのページ１２０（各ページの最初の１Ｋブロックは直接アドレスすることもできる）に分割される。好ましくは５１２バイトのデータメモリをオン−チップＲＡＭ８０として作製するが、オン−チップとし得る最小又は最大データメモリに構造上の制約はない。マイクロコントローラ１２のアーキテクチャは、１ページ当りのデータメモリに対する直接アドレス指定空間１２２を１Ｋまでとする。ＳＦＲ空間４０は直接アドレスフィールドにおける上位１Ｋのアドレスを使用するが、この空間はデータメモリマップの一部ではない。オン−チップＲＡＭにおける（レジスタファイル８２における）アドレス０にて開始し、アドレス１Ｆの１６進数まで進むレジスタＲＯ−Ｒ７（図３参照）の４つのバンクがある。これら４つのバンクの１つはＰＳＷにおける２ビットによりアクティブバンクとして選択される。この選択されたバンクは汎用レジスタとして出現する。オフ−チップＲＡＭ２０をマイクロコードプログラム及びアドレスロジック制御のもとでオン−チップＲＡＭ８０のレンジ外にマップすると、このアドレス空間へのアクセスは自動的にアクセスオフ−チップデータ位置となり、マイクロコントローラ１２に０−１６メガバイトの線形アドレス空間を与えることになる。マイクロコードのプログラムコード及びアドレス論理制御のもとで同じアドレス可能空間にてオン−チップメモリにオーバラップするページ０のオフ−チップデータメモリは間接アドレス指定によってしかアクセスすることができない。各データメモリページ１２０の下部１Ｋバイト１２２はマイクロコード及びアドレス論理制御のもとでデータ空間を直接アドレスすることができる。このアドレス指定モードは命令内にデータアドレスの下位１６ビットを包含する。２４ビットアドレスの上位バイトを形成する直接アドレス空間に関連するセグメントレジスタ（ＳＲ）はデータセグメント（ＤＳ）レジスタである。ＳＣＲ５４を含む特殊機能レジスタ４０はアドレス４００から７ＦＦの１６進値までの１Ｋの直接アドレスブロック内にある。このブロックの第１半部がオン−チップＳＦＲ空間である。ＳＦＲのこの領域はＳＣＲ５４の如きＳＦＲマップレジスタ及びオン−チップ周辺装置やＩ／Ｏ用の制御及びデータレジスタをアクセスするのに用いられる。前述したように、マイクロコントローラのアーキテクチャはＲＡＭ空間を各々６４Ｋの大きさの２５６ページにセグメント化することにある。直接アドレスはセグメント化したメモリの１Ｋの各ページに限定される。２４ビットの直接アドレスはＤＳ（上位８ビット）と、命令内に形成される斯かる１Ｋの直接空間のアドレスとにより形成される。命令に応じてアドレス値の大きさは４ビット、８ビット又は１６ビットとすることができる。間接アドレスは８ビットのデータセグメントレジスタ（ＤＳ）又はエキストラセグメントレジスタ（ＥＳ）に追加される（汎用レジスタファイル８２からの）１６ビットのポイタレジスタを使用することにより形成される。このセグメンテーションによってメモリアクセス命令の符号化及び実行を能率化すると共に多重タスキングシステムのもとで実行する処理を簡単に分離することができる。このアドレス指定モードはセグメントレジスタの内容に応じて、１６ＭＢのアドレス空間内におけるどこでもかまわない全て６４Ｋのデータページをアドレスすることができる。ワードレジスタＲ０−Ｒ７は間接及び間接オフセットアドレス指定モード中アドレスポインタとしても用いられる。ワードレジスタＲ７はスタックポインタであり、これはマイクロコントローラ１２がシステムモードにあるか、ユーザモードにあるかどうかに応じてシステムスタックポインタか、ユーザスタックポインタのいずれかとなる。ＳＦＲアドレス指定モードは１ＫのＳＦＲ空間をアドレスする。上述した直接アドレス指定と同じ命令フィールド内で符号化するけれども、これは実際には別個の空間である。間接オフセットアドレス指定モードを用意し、これはアドレスレジスタの値と即時オフセットの値との和をオペランドの有効アドレスとして用いる。オフセットは８ビットの符号付きの値とするか、１６ビットの符号付きの値とすることができる。このことは潜在的に斯かるモードで全データページもアクセスすることである。図１のシステムにおけるメモリはバイト単位でアドレスされ、各バイトは８ビットで構成される。１ワードは１６ビットであり、これは２つの連続バイトで構成される。マイクロコントローラ１２におけるデータの記憶順序は、ワードの低位バイトが低位アドレスに記憶され、高位バイトが隣りの高位アドレスに記憶されるようにする。外部バス２４はチップのリセット中に選択される８ビット又は１６ビットモードに構成することができる。選択される操作モードに応じて、１６ビットの全外部データアクセスはワードそのもの（１６ビットモード）か、連続メモリ位置からのバイト（８ビットモード）とすることができる。８ビットモードでの外部ワードのフェッチは、２通りの別個のバイトアクセスとなる（結果は、データがオン−チップにある場合には単一ワードアクセスにおけると同じである）。マイクロコントローラ１２においては、呼出し及び復帰操作中に用いられるスタックは高位から低位アドレスへと下方へ発展する。マイクロコントローラ１２のアーキテクチャはＬＩＦＯ（後入れ先出し法）を支援する。任意所定時間には、レジスタＲ７にて見つけたスタックポインタ（ＳＰ）がスタックにプッシュされた最終ワードをポイントする。新規データがプッシュされると、スタックポインタはメモリに書込む前にディクリメントされる。データがスタックからポップされると、スタックポインタはそのデータがメモリから読取られた後にインクリメントされる。スタック操作は２つのスタックポインタ、即ちレジスタファイル８２のレジスタ内に位置するユーザスタックポインタ（ＵＳＰ）と、システムスタックポインタとにより促進される。１６ビットのスタックポインタはプッシュダウンスタックにおける最上位データをアドレス指定する通例のトップ−オブ− スタックポインタとする。これは暗にＰＵＳＨ兼ＰＯＰ操作、サブルーテンの呼出し及び割込み操作が行われることを意味する。或る特定のアプリケーション用のユーザスタックがオン−チップＲＡＭ８０にて利用できる空間以上となるか、又はオン−チップＲＡＭ８０が他のタイムクリティカル目的を必要とする（オン −チップＲＡＭ８０がオフ−チップメモリ２０よりも迅速にアクセスされるから）場合には、ユーザスタックをオフ−チップに置くことができ、（システムスタックポインタＳＳＰを用いる）割込みスタックをオン−チップＲＡＭ８０に置くことができる。システムスタックは常にデータメモリセグメント０（データメモリの最初の６４Ｋバイト又はページ）に押しやられ、又ユーザスタックはＤＳ（データセグメント）レジスタによって選定されるセグメント上に位置付けられる。完全なプログラムは一般に多数の種々のモジュール又はセグメントで構成する。しかし、プログラム実行中の任意所定時間においては、通常実際に使用されるのはプログラムセグメントのごく僅かなサブセットに過ぎない。作業データセグメントのアドレスは１６ビットのアドレス（ポインタ）及び８ビットのセグメントアドレスを含む。ＳＦＲの８ビットセグメントレジスタ、特にデータセグメント（ＤＳ）またはエキストラセグメント（ＥＳ）レジスタはこの現行セグメントを識別するのに用いられるオフセットを保有する。これらのセグメントレジスタは１６ビットのポインタレジスタ及びスタックポインタに拡張用として用いられ、データを全部で１６メガバイトのアドレスレンジにわたってアクセスできるようにする。ＳＦＲ空間４０は７つの各汎用ポインタレジスタ（即ちＳＰではない）に関連するビットを包含するバイトレジスタを含み、且つＤＳか、ＥＳを２４ビットのアドレスに対する最上位８ビット用のソースとして選択する。このレジスタをセグメント選択レジスタ、即ちＳＳＥＬと称する。これらのセグメントレジスタは、これらに関連するポインタレジスタと一緒に自動的にインクリメントされたり、又はディクリメントされたりしないようにし、命令により確実に変更する必要がある。例外及び割込みは正規の命令処理を横取りする事象である。例外及び割込み処理は、正規命令の実行から例外又は割込みを処理するルーチンの実行への遷移を制御する。各例外及び割込みは関連するハンドラルーチンをポイントする割当てベクトルを有する。例外及び割込み処理はハンドラルーチンに制御を転送するのに必要とされる全ての操作を含むが、ハンドラルーチンそのものの実行操作は含まない。例外／割込みベクトルはコードメモリの最初の２５６バイト、即ちページ０に位置付けられるベクトル表と称するデータ構造内に含める。これら全てのベクトルは（ｉ）当該実行ハンドラのアドレスと、（ii）このハンドラに対する初期のＰＳＷの内容との２つのワードから成る。ＲＥＳＥＴ以外の全ての例外及び割込みは、現プログラムカウンタ（ＰＣ）及びＰＳＷの値をスタックに格納させると共に現行命令の完了後に使える状態に戻るようにする。例外又は割込み中には、２４ビットの復帰アドレス又はページゼロモードにおける際の１６ビットのアドレス及び現行ＰＳＷワードがスタックにプッシュされる。スタックされる（高位バイト及び低位ワードの）値を２４ビットのアドレスとするか、或いはまた、スタックされる低位ワードの値を現命令ストリームにおける次の命令の１６ビットのアドレスとする。スタックのプッシュ後、プログラムカウンタ（ＰＣ）にはベクトル表から対応するハンドラルーチンのアドレスがロードされ、この場合にＰＳＷレジスタ４４には対応するベクトルの上位ワード内にある格納済みの新規の値がロードされる。マイクロコントローラ１２にて命令を実行させるためにコードアドレス又は命令アドレスを形成し得る方法は幾つかある。プログラムフローの変更は簡単な相対ブランチ、長い相対ブランチ、２４ビットのジャンプ兼呼出し、１６ビットのジャンプ兼呼出し及び復帰操作で行われる。簡単な相対ブランチは新規のコードアドレスを生成するためにプログラムカウンタ（ＰＣ）に加えられる８ビットの符号付き変位を用いる。計算は、８ビットの相対変位を１ビットだけ左にずらし（この相対変位はワードアドレスに対する変位であるから）、その結果を２４ビットに符号拡張し、それをプログラムカウンタの内容に加え、且つその結果の最下位ビットを０にすることにより行われる。長い相対的に無条件のブランチ（ＪＭＰ）及び１６ビットの相対変位を有する呼出しは同じシーケンスを用いる。遠端のジャンプ及び呼出しは命令中に２４ビットの絶対アドレスを含み、プログラムカウンタの内容全てを単に新規の値と置き代える。マイクロコントローラ１２のアドレスレンジは１６Ｍｂの完全なアドレス空間である。復帰命令はスタックからアドレスを得、このアドレスの長さは復帰の形式及びＳＣＲレジスタにおけるページゼロモードの設定に応じて、１６ビットか、又は２４ビットとすることができる。２４ビットアドレスは全プログラムカウンタ値を簡単に置き換える。１６ビットの復帰アドレスはＰＣの下位１６ビットだけを置き換える。全アドレス空間モード及びページゼロモードの操作におけるアドレス指定操作中には、コア６０（図１参照）内の幾つかの種々のユニットを必要とする。図４に示したような実行ユニット７０は、プログラム状態レジスタ（ＰＳＷ）４４からユーザモードか、システムモードかを示すシステムモード（ＳＭ）ビットを受取ると共にシステム構成レジスタ（ＳＣＲ）５４からページゼロ（ＰＺ）モードビットを受取るセグメント選択ロジック２００を具えている。セグメント選択ロジック２００は、ＰＺビットからマイクロコントローラ１２がページゼロモードにあるのか、又は全アドレス空間モードにあるのかどうかを決定する。セグメント選択ロジック２００はバスインタフェースユニット（ＢＩＵ）２２の８ビットマルチプレクサ２０２及び２０４に２ビットのセグメント選択信号を与える。全アドレス空間モードにある場合に、マルチプレクサ２０２及び２０４はデータセグメント（ＤＳ）レジスタ２０６又はエキストラセグメント（ＥＳ）レジスタ２０８からアドレス値を選択して、そのアドレスを適切なアドレスとして外部アドレスバス２４に供給する。ページゼロモードの期間中には、マルチプレクサ２０２及び２０４は図示のようにバス２４に“０”値のアドレスを供給する。前述したように、マイクロコントローラ１２は種々のビット量のオン−チップ及び命令メモリで構成することができる。この特殊なオン−チップの命令及びデータメモリ構成をハードワイヤードメモリ構成のビット（ＭＣＢ）として示してあり、これはオン−チップ命令メモリ及びデータメモリの許容構成サイズをそれぞれ４Ｋｂ、８Ｋｂ、１６Ｋｂ、３２Ｋｂ及び６４Ｋｂと；２５６バイト、５１２バイト、１Ｋｂ及び２Ｋｂとすることを示している。これらのビットはメモリマッピングロジック、即ちターゲットアドレスデコーダ２１２に供給され、このデコーダは物理メモリデバイス（レジスタファイル８２、静的ＲＡＭ８０及び外部メモリ１８又は２０とＳＦＲ空間４０用のＢＩＵ２２）がターゲットアドレスレジスタ２１４及びセグメントレジスタ２０６と２０８に格納済みのターゲットアドレスから何をアドレスしているのかを決定する。ターゲットアドレスレジスタ２１４の内容は内部バス８６を経てＢＩＵ２２及びオン−チップの全てのメモリデバイスのメモリアドレスレジスタにも供給される。アドレスされているこの特殊のメモリデバイスも、マイクロコントローラがセグメント選択ロジック２００によりデコーダ２１２に指示したページゼロモードにあるかどうかに依存する。デコーダ２１２はＢＩＵ２２のゼロ検出回路（多重ビットＡＮＤゲート）２１６及び２１８からのゼロ検出信号も受信し、この信号はＤＳ及び／又はＥＳレジスタの全てのビットがゼロであるかどうかを示す。ＤＳ又はＥＳレジスタのいずれのビットもゼロでない場合には、ターゲットのＤＳ又はＥＳのアドレスを６４Ｋｂよりも大きくしなければならない。この情報からターゲットアドレスデコーダ２１２はイネーブル信号を適当なオン−チップデバイス、即ちＢＩＵ２２に供給する。ＢＩＵ２２がイネーブル状態になる場合に、デコーダ２１２はＳＦＲ空間４０又は外部メモリがアドレスされているかどうかも指示する。この特別なデバイス、即ちＢＩＵ２２は要求されている特定タイプのメモリアクセス（読み取り又は書き込み）を行なう。セグメント選択ロジック２００をアドレスデコーダ２１２と組合わせて用いることにより、メモリアクセスの上位、即ち最上位ビットをページゼロモードの操作中無視して、アクセスを単一の６４Ｋｂのページ（第１ページ、即ちページ０）に限定してアクセスを速くする。前述したように、マイクロコントローラ１２は、呼出し及び復帰命令や、他のブランチタイプの命令を、全アドレス空間がアドレス可能なモードで実行する場合に、２４ビットの命令又はプログラムカウンタのアドレスで作動する。ページゼロモードでは１６ビットしか使用されず、これによりこのタイプの命令のクロックサイクルの一部を除外することができる。このようにするために、デコードユニット７４は図５に示すようにＳＣＲ５４からページゼロ（ＰＺ）ビットを受け取る。このビットが正規の、即ち全アドレスモードを示す場合に、デコードユニット７４は通例のステージングレジスタ２３０を経てマイクロコードプログラムのマイクロコードプログラムスタートアドレスを、２４ビットのアドレス操作を行なう命令用の実行ユニット７０のマイクロコードＲＯＭ２３２に供給する。ページゼロモードが指示される場合には、デコードユニット７４が、同じ命令の操作を実行するも、１６ビットのアドレスを用いるだけで、１つ以上のクロックサイクルを除外する異なるマイクロコードプログラムのスタートアドレスを供給する。複数ステップを除外するマイクロコードプログラムの一例として、特に呼出し割り込み（ＣＡＬＬＩ）命令を図６につき説明する。同じ原理はプログラムフロータイプの命令の復帰及び他のブランチにも当てはまることは勿論である。正規の呼出し割り込み命令の実行中の第１ステップはスタックポインタレジスタ（Ｒ７）の内容をフェッチして、ＡＬＵ７２にロードしてから、そこでスタックポインタ（ＳＰ）をディクリメントして（２５０）、メモリアドレスレジスタ（ＭＡＲ）に供給すると共に、ＡＬＵ７２にロードバックすることにある。この場合に、プログラムカウンタ（ＰＣ）の低次、即ち最下位ビット（ＬＳＢ）がＭＡＲにおけるアドレスにてメモリに書き込まれる（２５２）。ＡＬＵ７２は再びディクリメントされて（２５４）、ＭＡＲに格納され、且つＡＬＵ７２にロードバックされる。この場合には、ＰＣの高次、即ち最上位ビット（ＭＳＢ）がメモリに格納される（２５６）。ＰＣのＭＳＢを格納するこのステップは、ステップ２５６を迂回するＰＺによって示すようにＣＡＬＬＩ命令用のページゼロ（ＰＺ）マイクロコードプログラムでは実行されない。ＡＬＵ７２は再びディクリメントされ（２５８）、ＭＡＲに与えられ、ポインタレジスタ（Ｒ７）にも格納される。プログラムステップ２５８のページゼロモードではＰＺバイパス径路によって示すようにはならず、ステップ２５４はアドレスをＭＡＲに与える以外にＲ７への点線で示すようにレジスタＲ７におけるポインタＳＰにアドレスを格納する。次いでＰＳＷはＭＡＲ内容の位置に格納される（２６０）。次に、全ての割り込みルーチンがメモリの第１ページで開始するから、ゼロ値はプログラムカウンタの上位、即ちＭＳＢに格納される（２６２）。このゼロ強制操作はページゼロモードでは行なわれない。割り込みで指定されたベクトル表アドレスはＡＬＵ７２及びＭＡＲにロードされ（２６４）、このアドレスは次にＰＳＷレジスタ４４にロードされるＰＳＷをフェッチするのに用いられる。ＡＬＵ７２はインクリメントされ、その値がＭＡＲにロードされ、ＰＣの低次、即ちＬＳＢがフェッチされて（２６８）、ロードされる。これによりこの命令を終了する。図から明らかなように、命令がページゼロモードで実行される場合に、正規のマイクロコード命令の幾つかのステップがスキップされる。さらに、ページゼロモードのマイクロコードプログラム中のアドレス操作は、ページゼロ（最初の６４Ｋｂ）の制限された、即ち限定アドレス空間に限定される。即ち、マイクロコードステップは低次アドレスを用いることに限定される。本発明は上述した例のみに限定されるものではなく、幾多の変更を加え得ること勿論である。

Claims

【特許請求の範囲】１．第１アドレス空間を有するメモリ；及び前記メモリに結合され、且つ：前記メモリの第１アドレス空間よりも小さい第２アドレス空間にアドレスを制限するアドレス手段と；前記第２アドレス空間に限定されたアドレスの操作を行なうための実行手段と；を有するコンピュータ：を具えているマイクロコントローラ。２．前記アドレス手段がページゼロモードで高次のアドレスビットをゼロにセットするようにしたことを特徴とする請求項１に記載のマイクロコントローラ。３．前記実行手段がプログラムフロー変更命令マイクロコードプログラムを、正規モードでは所定数のクロックサイクルで実行し、且つページゼロモードでは前記所定数よりも少ない多数のクロックサイクルで実行するようにしたことを特徴とする請求項２に記載のマイクロコントローラ。４．前記実行手段が第１及び第２組のマイクロコードプログラムを含み、該第２組のマイクロコードプログラムをページゼロモードでは低次のアドレス操作に限定するようにしたことを特徴とする請求項２に記載のマイクロコントローラ。５．第１アドレス空間を有するメモリ；及び前記メモリに結合され、且つ：第２アドレス空間の高次アドレスビットに対するスタック位置をページゼロモードでゼロ値に保持すると共に制限することにより、前記メモリの第１アドレス空間よりも小さい前記第２アドレス空間アドレスを制限するアドレス手段と；前記第２アドレス空間に限定されたアドレスの操作を行ない、プログラムフロー変更命令マイクロコードプログラムを正規モードでは所定数のクロックサイクルで実行すると共にページゼロモードでは前記所定数よりも少ない多数のクロックサイクルで実行し、且つ第１及び第２組のマイクロコードプログラムを含み、該第２組のマイクロプログラムがページゼロモードで低次のアドレス操作に限定されるようにする実行手段と；を有するコンピュータ；を具えているマイクロコントローラ。６．ページゼロモードが有効であるかどうかを決定するステップ；ページゼロモードにあるとき、コンピュータプログラムのアドレスをページゼロに制限するステップ；及びページゼロモードにあるとき、低減クロックサイクル命令を実行するステップ；を含むコンピュータプログラム実行方法。７．前記低減クロックサイクル命令がフロー転送命令のマイクロコードプログラムの実行中、高次アドレス操作を除外することを特徴とする請求項６に記載の方法。