JPH0516610B2

JPH0516610B2 -

Info

Publication number: JPH0516610B2
Application number: JP58057881A
Authority: JP
Inventors: Hideo Maejima; Akihiro Katsura; Hiroyuki Kida
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-04-04
Filing date: 1983-04-04
Publication date: 1993-03-04
Also published as: JPS59184948A

Description

【発明の詳細な説明】

〔発明の利用分野〕本発明はマイクロプロセツサ、ランダムアクセ
スメモリ（RAM）、リードオンリーメモリ
（ROM）周辺Ｉ／Ｏ機能を１チツプに搭載した
シングルチツプ・マイクロコンピユータ、特にマ
イクロプロセツサのレジスタ群をRAMに内蔵
し、レジスタ数、種類の異なる数種のマイクロコ
ンピユータをエミユレートし得る可変構造化マイ
クロコンピユータに関する。〔発明の背景〕近年、半導体特にMOS（Metal Oxide
Semiconductor）の微細化により、マイクロコン
ピユータも高集積、高機能化の一途をたどつてき
ている。これに伴い、第１図に示すような高集積
化されたシングルチツプ・マイクロコンピユータ
１０が出現してきた。すなわち、マイクロプロセ
ツサ１１を核としてRAM１２、ROM１３、タ
イマ１４、シリアル・インタフエイス１５等の
Ｉ／Ｏ機能を１チツプ中に収めた高集積なもので
ある。本チツプ１０内部ではアドレス・バス１
６、データ・バス１７を介してマイクロプロセツ
サ１１と各ユニツト１２〜１５とが入出力動作を
行う。例えば、マイクロプロセツサ１１はROM
１３から命令を読み出し、RAM１２中のデータ
を処理する。また、マイクロプロセツサ１１はタ
イマ１４への入出力により計時動作を、シリア
ル・インタフエイス１５とはシリアル入出力バス
１ａ，１ｂを介して他のマイクロプロセツサや
Ｉ／Ｏ機器と交信を行つたりする。上記したシングルチツプ・マイクロコンピユー
タ１０におけるマイクロプロセツサ１１は第２図
に一例を示すように、マイクロプログラム制御の
マイクロプロセツサ１１が実装し易すさと柔軟さ
の点で常識化してきた。マイクロプロセツサ１１
は、マイクロプログラム制御部２１、マイクロ命
令デコーダ２２、演算部２３、これらを連結する
バス２４から成つている。マイクロプログラム制
御部２１により、マイクロプロセツサ１１の制御
面の柔軟性は高くなるが、被制御部である演算部
２３は柔軟性の点で問題がある。すなわち、マイクロプロセツサ１１の命令解読
及び実行手順はマイクロプログラム制御部２１を
構成するROMのパターン（マイクロ命令群）を
目的とするアーキテクチヤ（命令体系）に適合さ
せる事ができる。一方、演算部２３は第３図に一例を示す構成が
一般的である。すなわち、演算レジスタ群３０、
演算回路３１から成つており、演算レジスタ群３
０から読み出されたデータはバス３ａ，３ｂを介
して演算回路３１に入力し、その演算結果はバス
３ｃを通じて再び演算レジスタ群３０に戻され
る。例えば、演算レジスタ群３０内には、主記憶
中の命令の所在を示すプログラム・カウンタ
（PC）、データのスタツク位置を示すスタツク・
ポインタ（SP）、オペランドのアドレツシングに
用いるインデツクス・レジスタ（IX）、データ演
算に使われるアキユムレータ(A)等が含まれる。こ
れらのレジスタは第２，３図に示すように、マイ
クロプログラム制御部２１から順次読み出される
マイクロ命令をマイクロ命令デコーダ２２により
解読した後の制御信号２Ｃ−ａによつて指定され
る。従つて、マイクロ命令が命令とレジスタ指定
との間に介在するため、レジスタ指定に関する柔
軟性はマイクロプログラム制御部２１と汎用レジ
スタ構造により確保できる。また、演算回路３１
もまたマイクロ命令制御されるので融通性が高
い。以上の如く、演算部２３の柔軟性に対する最大
の要因はこの演算レジスタ群の数である。すなわ
ち、種々のアーキテクチヤ（命令体系）のマイク
ロプロセツサではそれらの演算レジスタはプログ
ラム・カウンタ（PC）等のアドレス系レジスタ
も含めるとその数はまちまちである。例えば、ス
タツク・ポインタ（SP）やインデツクス・レジ
スタ（IX）それぞれが一つのものも、２つのも
のもある。このようなレジスタ数に注目して、柔
軟性の高いマイクロプロセツサを実現しようとす
る場合、レジスタ数を最大のものに合せておけば
よいかも知れないが、チツプ面積が大きくなる
し、それでも命令を拡張しようとすれば、定らな
くなる事も考えられる。それで、演算レジスタ群３０をメモリ
（RAM）の一部に埋め込む事が１つの解として
現われてきている。このような傾向は、第１図に
示したシングルチツプ・マイクロコンピユータに
みられ、少なくともRAM１２を内蔵したシステ
ムで実現できるものである。すなわち、RAM構
造とレジスタ構造では前者は後者の1/5程度で実
現できるのでサイズの面では圧倒的にRAMが有
利である。従つて、メモリとレジスタ群を共存さ
せる方式によれば、レジスタの数はそれ程問題と
ならない。演算レジスタ群３０をRAM１２に移す構造で
は、マイクロプロセツサ１１はコンパクトになる
が、それだけでは次の問題が生じる。すなわち、
第４図に示すように、RAM１２上で、レジスタ
領域とメモリ領域が同じアドレス空間をとつてい
る為、メモリ領域の先頭が演算レジスタの数によ
つて変動することである。この事は、ソフトウエ
アの見地からは許容し難いものである。〔発明の目的〕本発明の目的は、上記した従来技術の欠点をな
くし、演算レジスタ群をRAMに内蔵し、メモリ
空間を侵触する事なく、レジスタ群の数を可変に
し得る可変構造化マイクロコンピユータを提供す
るにある。〔発明の概要〕本発明は、マイクロ命令に格納した１ビツトに
よつてマイクロプロセツサの出力するアドレスを
明確に分離し、演算レジスタ領域とデータメモリ
領域をRAMに共存し得るようにし、RAMのア
ドレス・デコーダをプログラマブルに構成する事
により可変構造化するものである。〔発明の実施例とその効果〕以下、本発明を実施例により詳細に説明する。
第５図は本発明の可変構造化マイクロコンピユー
タの一実施例を示す構成図で、第２図におけるマ
イクロプロセツサ１１及びRAM１２の関係を詳
細に示している。以下に、各バスとマイクロプログラム制御部２
１、マイクロ命令デコーダ２２、演算部２３及び
RAM１２の構成を述べる。 (1) バスデータ・バス５ｈ、アドレス・バス５ｅ，５
ｄ，５ｉ、レジスタ／メモリ切換え信号線５ｃ
（後述）から成る。 (2) マイクロプログラム制御部２１本ユニツトはデータ・バス５ｈから命令を受
取る命令レジスタ５０、該出力とマイクロ命令
からの分岐アドレスのいずれか一方を選択する
マルチプレクサ５１、マイクロ命令アドレス・
レジスタ５２、マイクロプログラムROM５０
０、マイクロ命令レジスタ５３、バス・ドライ
バ５５，５６から成る。データ・バス５ｈを介し、主メモリから命令
レジスタ５０に格納された命令はマルチプレク
サ５１により選択され、マイクロ命令アドレ
ス・レジスタ５２に記憶される。この内容に応
じて、マイクロプログラムROM５００より読
み出されるマイクロ命令はマイクロ命令レジス
タ５３に格納される。該レジスタのOPフイー
ルドは信号５ｊによりマイクロ命令デコーダ２
２に入力し、ここで解読されて演算部２３を制
御する。Rgフイールド及びμ／Ｍフイールド
は本発明に係る部分であり、次の機能を持つ。 (i) μ／Ｍフイールドこのフイールドは１ビツトであり、RAM
１２をアクセスする時のアドレス源がマイク
ロ命令中のRgフイールドであるか、演算部
２３から出力されるメモリ・アドレスかを識
別するためのものである。具体的には、 μ／Ｍ＝０の時、メモリ・アドレス μ／Ｍ＝１の時、Rgフイールドすなわち、RAM１２内の演算レジスタ群
をアクセスする時、μ／Ｍ＝１とする。 (ii) Rgフイールド本実施例では５ビツトであり、2⁵＝32であ
ることから最大32個の演算レジスタを指定で
きる。本フイールドは前項μ／Ｍフイールド
が“１”の時のみ有効である。今、マイクロ命令レジスタ５３に置数された
マイクロ命令のμ／Ｍフイールドが“１”の場
合、μ／Ｍフイールドの値は信号線５ａを介し
てバス・ドライバ５５，５６に入力し、前者は
バス５ｃを“０”に駆動し、後者は信号線５ｂ
によつて伝えられるマイクロ命令レジスタ５３
のRgフイールドの値に応じてバス５ｄを駆動
する。この時、バス５ｅは“Invalid”（無効）
であつてもよい。 ADRフイールドはマイクロプログラムの分
岐アドレスを示すフイールドであり、信号線５
ｋを経由して、マルチプレクサ５１により選択
され、マイクロ命令アドレス・レジスタ５２に
置数される。 (3) マイクロ命令デコーダ２２本ユニツトは前記マイクロプログラム制御部
２１におけるマイクロ命令レジスタ中のOPフ
イールドを信号線５ｊにより入力し、演算部の
各部を制御する信号を生成する。制御信号は制
御信号線５ｌを介して演算部２３に入力され
る。 (4) 演算部２３本ユニツトは、メモリ・アドレスの下位８ビ
ツトを格納するメモリ・アドレス・レジスタ(L)
５４、上位８ビツトを格納するメモリ・アドレ
ス・レジスタ(H)５９、演算回路６０、入力ラツ
チ・レジスタ６１，６２、内部バス６３，６
４、バス・ドライバ５７，５８，６５，６６よ
り成る。これらの要素の動作は後述する。 (5) RAM１２本実施例ではRAM１２は256語の容量で、
前記したバス５ｃ，５ｅ，５ｄの計９ビツトを
アドレスとして、アドレス・デコーダ５２１に
入力する。また、データの入出力は、メモリ部
５２２とバス５ｈとの間で行うが、その詳細は
後述する。以上、各ユニツトについて、主にそれらの構
成について述べたが、以下にはその実際の動作
を示す。 (a) 命令フエツチマイクロ命令のRgフイールドからプログ
ラムカウンタ（PC）のアドレスを信号５ｂ、
バス・ドライバ５６を経由してアドレス・バ
ス５ｄに出力すると共に、μ／Ｍフイールド
を“１”としてバス・ドライバ５６をアクテ
イブにする一方、バス・ドライバ５５により
バス５ｃを駆動する。このような動作によ
り、プログラム・カウンタ（PC）はRAM１
２より読み出され、データ・バス５ｈを経由
してバス・ドライバ６６を介して演算部２３
内のメモリ・アドレス・レジスタ５４，５９
に次々に置数される。次のマイクロ命令では
μ／Ｍフイールドを“０”として、メモリ・
アドレス・レジスタ５４，５９の内容はバ
ス・ドライバ５７，５８，６５を介して、ア
ドレス・バス５ｅ，５ｄ，５ｉに出力され
る。この時もμ／Ｍフイールドは“０”とし
ておき、RAM１２のメモリ部あるいは他の
メモリから命令が読み出される。読み出され
た命令はデータ・バス５ｈを経由してマイク
ロブログラム制御部２１内の命令レジスタ５
０に格納される。一方、メモリ・アドレス・レジスタ５４，
５９の内容は演算回路６０により＋１され、
次の命令アクセスの準備をしておく。もし、
この必要がないかメモリ・アドレス・レジス
タ５４，５９を使用する場合は、この内容を
RAM１２内のプログラムカウンタ（PC）に
戻す。 (b) 命令実行例えば、RAM１２内にある演算用のレジ
スタＡ、Ｂの内容を加算する場合、前記した
プログラム・カウンタ（PC）のアクセス方
法と同様にして、レジスタＡの内容をラツ
チ・レジスタ６１に、レジスタＢの内容をラ
ツチ・レジスタ６２に置数する。これらラツ
チレジスタ６１，６２の内容を演算回路６０
によつて加算し、その結果をバス６４を経由
して、ラツチ・レジスタ６２に格納する。こ
の内容はバス６３、バス・ドライバ６６、デ
ータ・バス５ｈを経由してRAM１２内のレ
ジスタＡに格納される。このような動作時に
もマイクロ命令のμ／Ｍフイールドは“１”、
RgフイールドはレジスタＡのアドレスを示
している。以上に示した各ユニツト２１，２３のバス５
ｃ，５ｅ，５ｄの駆動に従い、RAM１２が制御
される。第６図に示したRAM１２のアドレス・
デコーダ５２１により、演算レジスタ群とメモリ
の実際のマツピング例を示す。 (1) 演算レジスタ（Ｒ１〜Ｒ３１）入力信号５ｃが“０”（マイクロ命令のμ／
Ｍフイールドが“１”）かつバス５ｄが
“00001”〜“11111”の範囲で演算レジスタ１
〜３１のいずれかが選択される。 (2) 特殊レジスタ（Ｒ００〜Ｒ０７）入力信号５ｃが“０”かつバス５ｄが
“00000”の時、バス５ｅの内容に応じて８個の
レジスタを割当てている。これは前記した演算
レジスタのアクセスでバス５ｄがRO（実際に
は存在しない）を指定した時、バス５ｅに載つ
た３ビツトの状態でＲ００〜Ｒ０７の８個のレ
ジスタの１つが選択される。バス５ｅに載る条
件はマイクロ命令レジスタの他のフイールド
（例えば、オペレーシヨン・フイールド等）や
命令レジスタの内容の一部等である。これは、
乗除算におけるワーク・レジスタ等に用いるこ
とができる。第５図のマイクロプログラム制御部２１内の
バス・ドライバ５０１は命令レジスタ５０の一
部をバス５ｅに出力する例である。すなわち、
例えば乗算処理において、マイクロ命令のRg
フイールドでROが指定され、かつμ／Ｍフイ
ールドが“１”であれば、乗算命令のコードの
示す専用のレジスタ１つを割当てる事ができ
る。これは被乗数あるいは乗数のラツチに使用
する。このような方法によれば、マイクロ命令
のRgフイールドで指定する事のできるレジス
タ数以上のレジスタを設け得る。 (3) メモリ（MO〜Ｍ２１６）演算レジスタに31語、特殊レジスタに８語が
使われた為、メモリとしては217語を割当てる
ことができる。以上のように、演算レジスタ、特殊レジスタ、
メモリの割当てをマイクロ命令のμ／Ｍフイール
ド、RgフイールドのマイクロプログラムとRAM
１２のアドレス・デコーダ５２１を生産時に可変
にし得るマスク・プログラムを行う事によつてレ
ジスタ群とメモリを同じRAM１２上に、独立の
アドレス源から指定できる。次に、第７図、第８図を用いて書換え可能なア
ドレス・デコーダについて詳細に説明する。第７図は書換え可能なアドレス・デコーダの全
体構成を示す図である。本デコーダは、第１のア
ドレス・デコーダ７０と第２のアドレス・デコー
ダ７１とマルチプレクサ兼センス・アンプ７２か
ら成る。 (1) アドレス・デコーダ７１アドレス・デコーダ７１はRAM構造であ
り、システムの初期化により所定のアドレス情
報を書込まなければならない。そのためには、
第１のアドレス・デコーダ７０によつて第２の
アドレス・デコーダ７１をメモリ部として扱う
事によりアドレス情報を書込む。この場合、前
記したマイクロ命令中のμ／Ｍフイールドの他
に信号線５c′で示したＭ（Modc）フイールドが
必要である。 (i) Ｍフイールドが“０”の場合（信号線５
c′が“１”）第１のアドレス・デコーダ７０には信号線
５c′より１ビツトの信号が入力しており、こ
の時デコーダ７０の出力８０ａ他のいずれか
１つがアクテイブとなる。アクテイブとなつ
た第２のアドレス・デコーダ７１の行ではデ
ータ・バス５ｈの内容がマルチプレクサ兼セ
ンス・アンプ７２を介してデータが書込まれ
る。第１のアドレス・デコーダ７０は０番地
から255番地（256語の場合）までリニアに配
列している。以上の如くして第２のアドレス・デコーダ
７１が機能する。上記した第２のアドレス・
デコーダ７１の生成はオン・ライン中でも可
能であり、256語のRAM中に多くのアドレ
ス領域のデータを持つ事ができる。 (ii) Ｍフイールドが“１”の場合（信号線５
c′が“０”）第１のアドレス・デコーダ７０は信号線５
c′の内容が“０”であることから、その動作
が阻止され、第２のアドレス・デコーダ７１
は単なるアドレス・デコーダとして機能し、
アドレス・バス５ｄ，５ｅから入力するアド
レスとμ／Ｍフイールドの指定に従い、入力
するアドレスの一致検出を行う。入力アドレ
スとあらかじめ書込まれてあるアドレス情報
が一致した行をアクチイブにする。第７図のアドレス・デコーダ７１は、前記した
第６図における１ビツトに相当するメモリセル７
００をマトリクス状に配列して得られる。上記セ
ル７００に書込まれた値により第６図と同様のア
ドレス・デコーダが形成される事になる。この場
合、本デコーダはダイナミツクに書換え可能とな
る為、オン・ラインでRAM上のレジスタ及びメ
モリのアドレス変更を行えるので、より可変構造
化する。第８図は第７図におけるセル７００の内
部回路を詳細に示したものである。アドレス・デ
コーダを構成するデコード・ビツドが“１”か
“０”かを記憶するメモリ・セル８０、アドレ
ス・パターン入力時の書込み制御信号８０ａ、書
込み用アドレス・パターン及びアドレス入力バス
８０ｂ及び８０ｂと反対の論理となる８０、デ
コード結果をのせるバス８０ｃ、アドレス入力に
対して、入力アドレスの１ビツトがメモリ・セル
８０に記憶された値と一致したか否かを検出する
回路８１から成る。 (1) アドレス・パターンの入力書込み制御信号８０ａが“１”の時、バス８
０ｂ及び８０の値はメモリ・セル８０に書込
まれる。 (2) アドレスのデコード前項でメモリ・セル８０に記憶された値とバ
ス８０ｂ及び８０の値が一致しなかつた場
合、前記検出回路８１によりバスＣを“０”に
する。従つて、バスＣ上に接続されたセル７０
０がすべて入力のアドレスに対して一致した場
合のみバスＣは“１”となつて第５図のメモリ
部５２２の中の１つの語を駆動する。以上の実施例で詳細に説明したように、マイク
ロ命令中に設けたレジスタ／メモリ指定ビツトと
RAMアドレス・デコーダのマスクあるいはソフ
トウエア・プログラマブルな構成をとる事によつ
て、マイクロプロセツサのレジスタ群とメモリ領
域を同じRAM上に配置し得るのでレジスタ群の
数、配置場所が任意に選べるため、マイクロコン
ピユータの可変構造化が得られる。〔発明の効果〕本発明によれば、マイクロコンピユータに内蔵
されたランダム・アクセス・メモリ内にレジスタ
領域とメモリ領域を任意に設定できるので、デー
タ処理装置における被制御部である演算部の可変
性をより高めた可変構造化マイクロコンピユータ
を提供できる。

【図面の簡単な説明】

第１図はマイクロプログラム制御のシングルチ
ツプ・マイクロコンピユータの一般的な構成を示
す図、第２図は第１図におけるマイクロプロセツ
サの一例を示す図、第３図は第２図における演算
部の概略を示す図、第４図はシングルチツプ・マ
イクロコンピユータ内のRAMのマツピングを示
す図、第５図は本発明による可変構造化マイクロ
コンピユータの一実施例を示す全体構成図、第６
図は第５図におけるRAMのアドレス・デコーダ
の一実施例を示す図、第７図は書換え可能なアド
レス・デコーダの一実施例を示す図、第８図は第
７図に示すメモリ・セルの一具体例を示す図であ
る。５３……マイクロ命令レジスタ、５５……バ
ス・ドライバ、５６，５７，５８……アドレス・
バツフア、５２１，７０，７１……アドレスデコ
ーダ、７００……メモリセル。

Claims

【特許請求の範囲】１マイクロプログラム制御部及び上記マイクロ
プログラム制御部によつて制御される演算部を有
するマイクロプロセツサと、上記マイクロプロセ
ツサに接続され、上記マイクロプロセツサが使用
する演算データ（オペランド）を格納する記憶手
段と、上記記憶手段のメモリ領域をアクセスする
ためのアドレスを格納するメモリアドレスレジス
タとを備え、上記記憶手段はレジスタ領域とメモリ領域とを
有し、上記マイクロプログラム制御部で使用するマイ
クロ命令は、上記記憶手段のレジスタ領域のレジ
スタ番号を指定するレジスタフイールドと、上記
記憶手段へのアクセスが上記レジスタフイールド
の示す内容であるか、上記メモリアドレスレジス
タの内容であるかを識別する識別フラグを格納す
る識別フラグフイールドとを有し、上記識別フラグの内容がレジスタ領域へのアク
セスなら、上記レジスタフイールドの内容を用い
て上記記憶手段の上記レジスタ領域にある演算デ
ータをアクセスし、上記識別フラグの内容がメモ
リ領域へのアクセスなら、上記メモリアドレスレ
ジスタの内容を用いて上記記憶手段の上記メモリ
領域にある演算データをアクセスすることを特徴
とする可変構造化マイクロコンピユータ。２特許請求の範囲第１項記載の記憶手段は、
RAMであつて、識別フラグの内容に応じてアク
セスすべきアドレス情報とRAMのアドレスの対
応関係を変えるプログラマブルなアドレスデコー
ダの出力によつてアクセスされることを特徴とす
る可変構造化マイクロコンピユータ。３特許請求の範囲第２項記載のアドレスデコー
ダをプログラム・ロジツク・アレイで構成したこ
とを特徴とする可変構造化マイクロコンピユー
タ。４特許請求の範囲第２項記載のアドレスデコー
ダを書き換え可能なメモリで構成したことを特徴
とする可変構造化マイクロコンピユータ。５特許請求の範囲第１項において、上記記憶手
段はアドレスをデコードするアドレスデコーダ部
と演算データを格納するデータメモリ部とを有
し、上記アドレスデコーダ部はアクセスするアドレ
ス情報の書替え可能な記憶手段と、上記データメ
モリ部をアクセスするアドレス情報と上記書替え
可能な記憶手段に記憶されているアドレス情報と
を比較する比較手段と、上記書替え可能な記憶手
段に記憶されているアドレス情報を書き替える書
替え手段とを有し、上記書替え可能な記憶手段に記憶されたデコー
ドすべきアドレス情報に応じてアドレス情報部を
デコードし、上記データメモリ部からデータをア
クセスすることを特徴とする可変構造化マイクロ
コンピユータ。６マイクロプログラム制御部及び上記マイクロ
プログラム制御部によつて制御される演算部を有
するマイクロプロセツサと、上記マイクロプロセ
ツサに接続され、上記マイクロプロセツサが使用
する演算データを格納する記憶手段を備えたマイ
クロコンピユータにおいて、上記記憶手段はレジスタ領域とメモリ領域と
を、上記マイクロプログラム制御部は命令を受け
取る命令レジスタを、上記演算部は上記記憶手段
をアクセスするためのアドレスを格納するメモリ
アドレスレジスタを有し、上記マイクロプログラム制御部で使用するマイ
クロ命令は、レジスタを制御する制御フイールド
と、上記該記憶手段へのアクセスが上記制御フイ
ールドの示す内容であるか、上記メモリアドレス
レジスタの内容であるかを識別する識別フラグと
を有し、上記識別フラグの内容がレジスタ領域へのアク
セスなら、上記制御フイールドの内容と上記命令
レジスタの所望のフイールドの内容とを用いて上
記記憶手段のレジスタ領域にある演算データをア
クセスすることを特徴とする可変構造化マイクロ
コンピユータ。